CN1968026A - 半导体集成电路及其测试方法 - Google Patents

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CN1968026A CNA2006101624898A CN200610162489A CN1968026A CN 1968026 A CN1968026 A CN 1968026A CN A2006101624898 A CNA2006101624898 A CN A2006101624898A CN 200610162489 A CN200610162489 A CN 200610162489A CN 1968026 A CN1968026 A CN 1968026A
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Abstract

本发明提供一种能够缩短测试时间的半导体集成电路及其测试方法。半导体集成电路由一个以上的半导体芯片构成，具备接收高频信号的高频接收电路和对来自高频接收电路的信号进行解调的解调电路，解调电路包括SRAM，该半导体集成电路的特征在于，上述解调电路包括：SRAM控制电路，接受用于驱动并测试高频接收电路的测试数据并将其写入SRAM；以及测试数据传送电路，从SRAM读出用于驱动并测试高频接收电路的测试数据并将其传送给高频接收电路。

Description

半导体集成电路及其测试方法
技术领域
本发明涉及一种搭载了高频接收电路和解调电路的半导体集成电路、搭载了高频发送电路和调制电路的半导体集成电路以及上述半导体集成电路的测试方法。
背景技术
一般来说，广播用接收装置由高频接收电路和解调电路构成，广播用发送装置由高频发送电路和调制电路构成。下面，以广播用接收装置为例进行阐述。虽然省略了关于广播用发送装置的说明，但也可以对其进行类似的说明。
广播用接收装置的高频接收电路一般由模拟电路构成，其通常是半导体模拟集成电路。另一方面，解调电路由逻辑电路构成，其通常是半导体逻辑集成电路。上述高频接收电路和解调电路这两种电路在电路结构上彼此存在较大差异，因此，一般制成为相互独立的半导体芯片。但是，近年来，由于半导体工艺的发展，将半导体模拟集成电路和半导体逻辑集成电路制成为一个半导体芯片已经成为可能。
另一方面，在测试上述广播用接收装置时，分别测试高频接收电路和解调电路。这是因为，作为逻辑电路的解调电路和作为模拟电路的高频接收电路，这二者的测试内容及测试手段彼此存在较大差异。
图8是表示现有技术的半导体集成电路91和半导体测试装置77的结构的框图。半导体集成电路91具有高频接收电路92和解调电路93。高频接收电路92具有可变增益放大器99。可变增益放大器99将数百MHz～数GHz的高频信号放大后供给到混频电路(Mixer Circuit)80。
在高频接收电路92中设置有压控振荡器(Voltage Control Oscillator；以下，称之为“VCO”)。VCO81生成以特定的频率进行振荡的振荡信号并将其供给到锁相环电路(Phase Locked Loop；以下，称之为“PLL”)82和90°移相器84。PLL82将VCO81供给的振荡信号锁相后输出到环形滤波器83。环形滤波器83接受PLL82的输出后将其输出到VCO81。90°移相器84使VCO81供给的振荡信号的相位移相90度后将其供给到混频电路80。
混频电路80，根据90°移相器84供给的振荡信号，将可变增益放大器99输出的RF信号转换为数MHz～数十MHz的低频信号(以下，称之为“IF信号”)后供给到低通滤波器电路(LPF)85。LPF85使混频电路80供给的IF信号的低频成分通过后将其供给到可变增益放大器86。可变增益放大器86将LPF85供给的IF信号放大后输出到A/D转换器87，该A/D转换器87被设置在解调电路93中。
A/D转换器87将可变增益放大器86供给的IF信号转换为数字信号后供给到解调电路88。解调电路88对A/D转换器87供给的IF信号进行解调，并将解调后的解调信号供给到解码电路89。解码电路89对解调电路88供给的解调信号进行解码，并将解码信号供给到去交错电路(Deinterleave Circuit)70。
去交错电路70，重新配置由解码电路89供给的解码信号从而分散连续的错码，并利用纠错技术来复原正确的数据，为此，经由被设置在SRAM(StaticRandom Access Memory)控制电路94中的选择电路71将解码信号存储到SRAM95中。
解调电路93具有解码电路72。解码电路72从SRAM95中读出解码信号，将其解码后从输出端子63输出，其中，该解码信号是由去交错电路70利用纠错技术复原为正确数据的解码信号。
在解调电路93中设置有PLL73。PLL73向A/D转换器87、解调电路88、解码电路89、去交错电路70、解码电路72和选择电路71输出控制信号。
半导体集成电路91具有输入端子62、61、97、60。一般而言，在对SRAM实施控制时，需要读出/写入切换信号、M位宽(Bit Wide)的地址信号和N位宽的数据信号。读出/写入切换信号从SRAM测试接口78被输入到输入端子62，并借助于选择电路71被提供给SRAM95，其中，该SRAM测试接口78被设置在半导体测试装置77中。M位宽的地址信号从SRAM测试接口78被输入到输入端子61，并借助于选择电路71被提供给SRAM95。N位宽的数据信号从SRAM测试接口78被输入到输入端子97，并借助于选择电路71被提供给SRAM95。另外，模拟信号从SRAM测试接口78被输入到输入端子60，并借助于选择电路71被提供给SRAM95。
解调电路93具有解调电路用控制寄存器74和串行通信电路75。解调电路用控制寄存器74，借助于串行通信电路75的串行通信向解调电路93的A/D转换器87、解调电路88、解码电路89、去交错电路70、解码电路72传送控制数据，而且，向控制寄存器76传送测试数据，其中，该控制寄存器76被设置在高频接收电路92中，该测试数据是经由输入端子64从半导体测试装置77输入的、用于驱动并测试高频接收电路92的VCO81和PLL82的数据。
高频接收电路92的控制寄存器76将借助于串行通信从解调电路用控制寄存器74传送来的测试数据供给到VCO81和PLL82。由于要将表示高频接收电路92的测试结果的测试结果信号供给到半导体测试装置77，因此，在半导体集成电路91中设置测试结果输出端子69。表示VCO81是否在以特定频率进行振荡的PLL82的相位比较器输出被作为测试结果信号从输出端子69输出。
图9是表示现有技术的半导体集成电路91的测试方法的步骤的流程图。首先，为了检测构成逻辑电路的门电路的故障，而通过ATPG法来测试作为逻辑电路的解调电路93(步骤91)。与此同时，对解调电路93的SRAM95实施存储器测试(步骤94)。在ATPG法测试和SRAM95测试结束后，测试解调电路93的PLL73(步骤92)，测试解调电路93的A/D转换器87(步骤93)。接着，测试作为高频接收电路92的一部分的PLL82，其中，该高频接收电路92是模拟电路，测试VCO81是否在以所期望的频率进行振荡(步骤95)。
但是，根据上述结构，例如，如果以更高的精度来测试VCO是否在以特定频率进行振荡，就会产生下述的问题，即：借助于通信速度较慢的串行通信、即、通信速度为数十kHz～数百kHz的串行通信从解调电路93的控制寄存器74向高频接收电路92的控制寄存器76传送用于以10MHz间隔对1GHz的频带实施100点测试的测试数据，上述高频接收电路92所接收的频带达到100MHz～数GH，上述高频接收电路92的控制寄存器76的容量达到若干字节，因此，控制寄存器76的设定时间变得非常长，高频接收电路92的测试要耗费非常多的时间。
高频接收电路92由模拟电路构成，解调电路93由数字电路构成。由于没有能够对模拟电路和数字电路进行同时测试的半导体测试装置，所以，需要分别对高频接收电路92和解调电路93进行测试。例如，首先测试解调电路93，接着对高频接收电路92进行测试。一般而言，在对逻辑电路进行测试时，通过ATPG法测试和存储器测试来实施之，但是，随着电路规模的增大，测试时间将会变长。关于模拟电路的测试，在模拟电路稳定前需要等待若干时间，需要提高测试的精度，测试项目增多，基于上述因素，其测试时间变长。目前，由于上述高频接收电路92和解调电路93的测试是分别独立进行的，所以，在测试时间上就处于不利的境地。
在专利文献1(日本国专利申请公开特开2004-152027号公报，公开日：2004年5月27日)中揭示了一种搭载有数字电路的半导体芯片的测试方法，该数字电路包括微计算机部和存储器部。但是，在该专利文献1中并未对搭载有高频接收电路和解调电路的半导体芯片的测试进行描述，因此，其并未对本申请发明作出暗示或启示。
在专利文献2(日本国专利申请公开特开2001-243791号公报，公开日：2001年9月7日，附图5和日文说明书第0047段)中揭示了一种借助于同一测试装置来实施模拟电路测试和数字电路测试的方案。但是，在该专利文献2中，上述模拟电路测试和数字电路测试是分别独立地实施的，因此，其并未对本申请发明作出暗示或启示。
发明内容
本发明是鉴于上述问题而进行开发的，其目的在于提供一种能够缩短测试时间的半导体集成电路及其测试方法。
为了实现上述目的，本发明的半导体集成电路由一个以上的半导体芯片构成，具备接收高频信号的高频接收电路和对来自上述高频接收电路的信号进行解调的解调电路，上述解调电路包括SRAM，本发明的半导体集成电路的特征在于，上述解调电路还包括：写入电路，接受用于驱动并测试上述高频接收电路的测试数据并将其写入上述SRAM；以及测试数据传送电路，从上述SRAM中读出上述用于驱动并测试上述高频接收电路的测试数据并将其传送给上述高频接收电路。
根据上述特征，用于驱动并测试高频接收电路的测试数据被从半导体测试装置输入到写入电路并被存储在SRAM中。借助于测试数据传送电路从SRAM中读出被存储在SRAM中的测试数据并将其传送给高频接收电路，根据该测试数据对高频接收电路进行测试。由于可借助于高速动作的SRAM将上述测试数据传送给高频接收电路，因此，与现有技术的结构、即、借助于串行通信将测试数据传送给高频接收电路的结构相比较而言，能够在短时间内将测试数据传送给高频接收电路。所以，可缩短高频接收电路的测试时间，从而能够在短时间内对半导体集成电路实施测试。
为了实现上述目的，本发明的半导体集成电路由一个以上的半导体芯片构成，具备调制数字信号的调制电路和对来自上述调制电路的信号进行发送的高频发送电路，上述调制电路包括SRAM，该半导体集成电路的特征在于，上述调制电路还包括：写入电路，从半导体测试装置接受用于驱动并测试上述高频发送电路的测试数据并将其写入上述SRAM；以及测试数据传送电路，从上述SRAM中读出上述用于驱动并测试上述高频发送电路的测试数据并将其传送给上述高频发送电路。
根据上述特征，用于驱动并测试高频发送电路的测试数据被从半导体测试装置输入到写入电路并被存储在SRAM中。借助于测试数据传送电路从SRAM中读出被存储在SRAM中的测试数据并将其传送给高频发送电路，根据该测试数据对高频发送电路进行测试。由于可借助于高速动作的SRAM将上述测试数据传送给高频发送电路，因此，与现有技术的结构、即、借助于串行通信将测试数据传送给高频发送电路的结构相比较而言，能够在短时间内将测试数据传送给高频发送电路。所以，可缩短高频发送电路的测试时间，从而能够在短时间内对半导体集成电路实施测试。
为了实现上述目的，本发明提供一种半导体集成电路的测试方法，其中，该半导体集成电路由一个以上的半导体芯片构成，具备接收高频信号的高频接收电路和对来自上述高频接收电路的信号进行解调的解调电路，上述解调电路包括SRAM，本发明的测试方法的特征在于：接受用于驱动并测试上述高频接收电路的测试数据并将其写入上述SRAM；从上述SRAM中读出上述用于驱动并测试上述高频接收电路的测试数据并将其传送给上述高频接收电路；根据从上述SRAM中读出并传送给上述高频接收电路的上述测试数据，来驱动并测试上述高频接收电路。
根据上述特征，用于驱动并测试高频接收电路的测试数据被从半导体测试装置输入并被存储在SRAM中。从SRAM中读出被存储的测试数据并将其传送给高频接收电路，根据该测试数据对高频接收电路进行测试。由于可借助于高速动作的SRAM将上述测试数据传送给高频接收电路，因此，与现有技术的结构、即、借助于串行通信将测试数据传送给高频接收电路的结构相比较而言，能够在短时间内将测试数据传送给高频接收电路。所以，可缩短高频接收电路的测试时间，从而能够在短时间内对半导体集成电路实施测试。
为了实现上述目的，本发明提供另一种半导体集成电路的测试方法，其中，该半导体集成电路由一个以上的半导体芯片构成，具备调制数字信号的调制电路和对来自上述调制电路的信号进行发送的高频发送电路，上述解调电路包括SRAM，本发明的测试方法的特征在于：接受用于驱动并测试上述高频发送电路的测试数据并将其写入上述SRAM；根据从上述SRAM中读出并传送给上述高频发送电路的上述测试数据，来驱动并测试上述高频发送电路。
根据上述特征，用于驱动并测试高频发送电路的测试数据被从半导体测试装置输入并被存储在SRAM中。从SRAM中读出被存储的测试数据并将其传送给高频发送电路，根据该测试数据对高频发送电路进行测试。由于可借助于高速动作的SRAM将上述测试数据传送给高频发送电路，因此，与现有技术的结构、即、借助于串行通信将测试数据传送给高频发送电路的结构相比较而言，能够在短时间内将测试数据传送给高频发送电路。所以，可缩短高频发送电路的测试时间，从而能够在短时间内对半导体集成电路实施测试。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1是表示实施方式1的半导体集成电路和半导体测试装置的结构的框图。
图2是用于说明实施方式1的半导体集成电路的动作的时序图。
图3是表示实施方式1的半导体集成电路的测试方法的步骤的流程图。
图4是表示实施方式2的半导体集成电路和半导体测试装置的结构的框图。
图5是用于说明实施方式2的半导体集成电路的动作的时序图。
图6是表示实施方式3的半导体集成电路和半导体测试装置的结构的框图。
图7是表示实施方式3的另一半导体集成电路和半导体测试装置的结构的框图。
图8是表示现有技术的半导体集成电路和半导体测试装置的结构的框图。
图9是表示现有技术的半导体集成电路的测试方法的步骤的流程图。
具体实施方式
下面，参照图1至图7来说明本发明的具体实施方式。
(实施方式1)
图1是实施方式1的半导体集成电路1和半导体测试装置27的框图。半导体集成电路1具有高频接收电路2和解调电路3。高频接收电路2具有可变增益放大器9。可变增益放大器9将数百MHz～数GHz的RF信号放大后供给到混频电路10。
在高频接收电路2中设置有VCO11。VCO11生成以特定的频率进行振荡的振荡信号并将其供给到PLL12和90°移相器14。PLL12将VCO11供给的振荡信号锁相后输出到环形滤波器13。环形滤波器13接受PLL12的输出后将其输出到VCO11。90°移相器14使VCO11供给的振荡信号的相位移相90度后将其供给到混频电路10。
混频电路10，根据90°移相器14供给的振荡信号，将可变增益放大器9输出的RF信号转换为数MHz～数十MHz的IF信号后供给到LPF15。LPF15使混频电路10供给的IF信号的低频成分通过后将其供给到可变增益放大器16。可变增益放大器16将LPF15供给的IF信号放大后输出到A/D转换器17，该A/D转换器17被设置在解调电路3中。
A/D转换器17将可变增益放大器16供给的IF信号转换为数字信号后供给到解调电路18。解调电路18对A/D转换器17供给的IF信号进行解调，并将解调后的解调信号供给到解码电路19。解码电路19对解调电路18供给的解调信号进行解码，并将解码信号供给到去交错电路20。
去交错电路20，重新配置由解码电路19供给的解码信号从而分散连续的错码，并利用纠错技术来复原正确的数据，为此，经由被设置在SRAM控制电路4中的选择电路21将解码信号存储到SRAM5中。
解调电路3具有解码电路22。解码电路22从SRAM5中读出解码信号，将其解码后从输出端子33输出，其中，该解码信号是由去交错电路20利用纠错技术复原为正确数据的解码信号。
在解调电路3中设置有PLL23。PLL23向A/D转换器17、解调电路18、解码电路19、去交错电路20、解码电路22和选择电路21输出控制信号。
半导体集成电路1具有输入端子32、31、7、30。一般而言，在对SRAM实施控制时，需要读出/写入切换信号、M位宽的地址信号和N位宽的数据信号。读出/写入切换信号从SRAM测试接口28被输入到输入端子32，并借助于选择电路21被提供给SRAM5，其中，该SRAM测试接口28被设置在半导体测试装置27中。M位宽的地址信号从SRAM测试接口28被输入到输入端子31，并被提供给地址计数电路(Address Count-up Circuit)8，地址计数电路8供给地址信号，选择电路21将该地址信号提供给SRAM5。
用于驱动并测试高频接收电路2的测试数据和N位宽的数据信号被从SRAM测试接口28输入到输入端子7，并借助于选择电路21被提供给SRAM5。
解调电路3具有解调电路用控制寄存器24和串行通信电路25。解调电路用控制寄存24，借助于串行通信电路25的串行通信向解调电路3的A/D转换器17、解调电路18、解码电路19、去交错电路20、解码电路22传送控制数据。
解调电路3具有测试数据传送电路6。测试数据传送电路6将测试数据传送到控制寄存器26，该测试数据是由选择电路21从SRAM5中读出的数据。此外，时钟信号被从SRAM测试接口28输入到输入端子30，并被提供给测试数据传送电路6。测试数据传送电路6将该时钟信号提供给控制寄存器26。来自PLL23的控制信号被提供给测试数据传送电路6。另外，来自解调电路用控制寄存器24的控制信号被提供给测试数据传送电路6，测试数据传送电路6将该控制信号提供给控制寄存器26。
高频接收电路2的控制寄存26将测试数据传送电路6传送来的测试数据供给到VCO11和PLL12。由于要将表示高频接收电路2的VCO11和PLL12的测试结果的测试结果信号供给到半导体测试装置27，因此，在半导体集成电路1中设置测试结果输出端子39。表示VCO11是否在以特定频率进行振荡的PLL12的相位比较器输出被作为测试结果信号从测试结果输出端子39输出到半导体测试装置27的SRAM测试接口29。
在对SRAM5实施控制时，需要读出/写入切换信号、M位宽的地址信号和N位宽的数据信号。通常，由去交错电路20实施上述信号的控制。在本实施方式中，在半导体集成电路1中设置有输入端子31、31、7、30，以使得在测试SRAM5时和在测试高频接收电路2时，可由半导体测试装置27的SRAM测试接口28对上述读出/写入切换信号、M位宽的地址信号和N位宽的数据信号实施直接控制。并且，借助于选择电路21来分别切换读出/写入切换信号、地址信号和数据信号，从而实施测试。
高频接收电路2的控制寄存器26由选择电路构成。关于用来测试高频接收电路2的测试数据，在现有技术的结构中，上述测试数据被从解调电路3的解调电路用控制寄存器24输入到控制寄存器26，但是，在本实施方式中，通过选择电路进行切换并实施测试，以使得在对高频接收电路2进行测试时，从SRAM5读出的测试数据经由测试数据传送电路6被输入到控制寄存器26。
解调电路3具有下述功能，即：按照既定方式对由高频接收电路2输出的IF信号实施数字解调并进行纠错，然后将其输出到被配置在半导体集成电路1的后一级侧的数字信号处理装置。
去交错电路20是按照在信号收发装置中一般采用的交错方式来进行动作的电路。交错方式是指这样一种方式，即：发送端将数字数据列随机地重新配置后进行发送，接收端通过恢复数字数据列来分散连续发生的错误并利用纠错技术复原正确的数据。去交错电路20具有重新配置所接收的数字数据的功能，其工作区域一般为SRAM。SRAM的存储容量取决于交错方式。在本实施方式中，通过将SRAM用于传送测试数据从而提供一种能够在短时间内进行有效测试的半导体集成电路，其中，上述测试数据是用于测试高频接收电路2的数据，上述SRAM在现有技术中只是被进行测试的对象。
在本实施方式中，为了解决上述课题，在测试高频接收电路2时，通过SRAM控制电路4、SRAM5和测试数据传送电路6来传送测试数据从而对控制寄存器26实施控制，而并非通过串行通信电路25和解调电路用控制寄存器24来传送高频接收电路2用的测试数据从而对控制寄存器26实施控制。
SRAM一般以数十MHz～数百MHz的速度进行动作，其速度相当于上述串行通信速度的1000倍。因此，与现有技术相比较而言，能够以较快的速度对高频接收电路2的控制寄存器26进行设定，从而可缩短高频接收电路2的测试时间。
图2是用于说明半导体集成电路1的动作的时序图。首先，连接SRAM测试接口28和输入端子32、31、7、30，以使得在测试开始时能够由半导体测试装置27的SRAM测试接口28对SRAM5进行测试，其中，上述输入端子32、31、7、30分别用于输入读出/写入切换信号、地址信号、数据信号和时钟信号。
接着，对SRAM5进行常规测试。一般而言，利用基于存储器测试用算法的专用测试数据来测试SRAM等的存储器(步骤S4)。因此，在将高频接收电路测试用测试数据存储至SRAM5的本实施方式中，首先，对SRAM5本身进行测试，接着，将高频接收电路测试用测试数据存储至SRAM5。
首先，根据由SRAM测试接口28供给的信号，将地址计数电路8的计数器设定至要将高频接收电路测试用测试数据写入SRAM5的起始地址(InitialAddress)。接着，从SRAM测试接口28经由输入端子32、31向选择电路21发送要写入SRAM5的测试数据和写入信号。然后，经由输入端子30向地址计数电路8发送时钟信号，接着，将地址计数电路8的新的计数设定至下一地址。之后，从SRAM测试接口28发送要写入SRAM5的测试数据和写入信号。以下，在SRAM中反复存储高频接收电路测试用测试数据。
在高频接收电路测试用测试数据被全部存储到SRAM5后，将地址计数电路8设定至起始地址。接着，从SRAM测试接口28经由选择电路21向SRAM5发送读出信号。由此，在SRAM5中存储的高频接收电路测试用测试数据经由测试数据传送电路6被传送向高频接收电路2的控制寄存器26。
高频接收电路2的控制寄存器26，与驱动地址计数电路8的时钟信号同步地从测试数据传送电路6接收测试数据，控制高频接收电路2的各部分，对高频接收电路2进行测试(步骤S5)。其结果，向SRAM测试接口29输出测试结果信号(在本实施方式中，为相位比较器输出信号)。
SRAM测试接口29比较预先准备的期待值和测试结果信号并进行判断。由此，无需串行通信就能对高频接收电路2实施控制，从而可以缩短高频接收电路2的测试时间。
另一方面，与上述SRAM5的测试同时地，用ATPG法对解调电路3的除SRAM5、SRAM控制电路4和测试数据传送电路6之外的其他逻辑电路实施测试(步骤S1)。然后，测试PLL23(步骤S2)，测试A/D转换器17(步骤S3)。
近年来，由于半导体测试装置的发展，可同时进行ATPG测试和SRAM的测试。虽然也受电路规模的影响，但是，一般而言，在信号收发装置中，较之于SRAM的测试，ATPG测试需要花费更多的时间。
因此，如果在对SRAM5实施测试(步骤S4)后，将高频接收电路2的测试数据存储到SRAM5中并对SRAM5实施测试(步骤S5)，那么，由于能够与解调电路3的ATPG测试(步骤S1)同时地对高频接收电路2实施测试(步骤S5)，因此，就能够缩短半导体集成电路1的整体测试时间。
(实施方式2)
图4是表示实施方式2的半导体集成电路1a和半导体测试装置27的结构的框图。对与上述实施方式1所述的结构要素相同的结构要素赋予相同的标号。因此，省略其具体说明。为了简化说明，在高频接收电路2a中，省略除控制寄存器26a之外的结构要素的图示，另外，在解调电路3a中，省略A/D转换器17、解调电路18和解码电路19的图示。
半导体集成电路1a具有高频接收电路2a和解调电路3a。解调电路3a具有测试数据传送电路6a。在测试数据传送电路6a中设置有并串行转换电路(Parallel-serial Converter)36。并串行转换电路36，经由选择电路37接受作为并行数据从SRAM5中读出的测试数据，将其转换为串行数据后供给到高频接收电路2a的控制寄存器26a。选择电路37选择从SRAM5读出的测试数据和由控制寄存器24供给的控制信号中的任意一者并将其提供给并串行转换电路36。
解调电路3a具有选择电路38。选择电路38选择下述时钟信号中的任意一者并将其供给到开关SW2，即：从半导体测试装置27的SRAM测试接口28输入到输入端子30的时钟信号和由PLL23生成的时钟信号。开关SW2根据从SRAM测试接口28输入到输入端子35并由反相器Inv反转的时钟控制信号，将选择电路38供给的时钟信号供给到并串行转换电路36和控制寄存器26a。
解调电路3a具有SRAM控制电路4a。SRAM控制电路4a具有开关SW1。开关SW1根据从SRAM测试接口28输入到输入端子35的时钟控制信号，将从SRAM测试接口28输入到输入端子30的时钟信号提供给地址计数电路8和选择电路21。
一般而言，利用n位宽的并行数据来进行SRAM的数据输入输出。但是，高频接收电路的控制寄存器也存在由移位寄存器构成的情况。在这种情况下，通过设置并串行转换电路36来应对，其中，该并串行转换电路36用于将从SRAM5中读出的并行数据转换为串行数据。这时，驱动并串行转换电路36的时钟信号使用驱动地址计数电路8的时钟信号。
图5是用于说明半导体集成电路1a的动作的时序图。首先，连接SRAM测试接口28和输入端子32、31、7、30、35，以使得在测试开始时能够由半导体测试装置27的SRAM测试接口28对SRAM5进行测试，其中，上述输入端子32、31、7、30、35分别用于输入读出/写入切换信号、地址信号和数据信号。接着，对SRAM5进行常规的测试。然后，使SRAM5存储高频接收电路2a的测试用数据。
然后，根据由SRAM测试接口28供给的信号，将地址计数电路8的计数器设定至要将高频接收电路测试用测试数据写入SRAM5的起始地址。接着，从SRAM测试接口28发送要写入SRAM5的测试数据和写入信号。接着，向地址计数电路8发送时钟信号，接着，将地址计数电路8的新的计数设定至下一地址。
此时，为了不使并串行转换电路36动作，而断开开关SW2从而截止用于驱动该并串行转换电路36的时钟信号。接着，从SRAM测试接口28发送要写入SRAM5的测试数据和写入信号。以后，在SRAM5中反复存储高频接收电路测试用测试数据。
接着，在高频接收电路测试用测试数据被全部存储到SRAM5后，将地址计数电路8设定至起始地址。接着，从SRAM测试接口28向SRAM5发送读出信号。由此，在SRAM5中存储的高频接收电路测试用测试数据被传送向测试数据传送电路6a的并串行转换电路36。这里，断开用于向地址计数电路8供给时钟信号的开关SW1从而停止向地址计数电路8供给时钟信号，接通用于向并串行转换电路36供给时钟信号的开关SW2从而向并串行转换电路36供给时钟信号。
在实施方式2中，为了将n位的并行数据转换为串行数据，而输入n个时钟脉冲并将其转换为串行数据。同时，将串行转换后的测试数据写入控制寄存器26a，其中，该控制寄存器26a被设置在高频接收电路2a中并具有移位寄存器的结构。
因此，从测试数据传送电路6a接收测试数据，对高频接收电路2a的各部分实施控制。其结果，向SRAM测试接口输出测试结果信号(在本实施方式中，为相位比较器输出信号)。SRAM测试接口比较测试结果和预先准备的期待值并进行判断。由此，无需串行通信就能对高频接收电路2a实施控制，从而可以缩短高频接收电路2a的测试时间。
另一方面，一般而言，用ATPG法对解调电路3a的除SRAM5、SRAM控制电路4a和测试数据传送电路6a之外的其他逻辑电路实施测试。近年来，由于半导体测试装置的发展，可同时进行ATPG测试和SRAM的测试。虽然也受电路规模的影响，但是，一般而言，在信号收发装置中，较之于SRAM的测试，ATPG测试需要花费更多的时间。
因此，如果在对SRAM5实施测试后，将用于测试高频接收电路2a的测试数据存储到SRAM5中并对高频接收电路2a实施测试，那么，由于能够与解调电路3a的ATPG测试同时地对高频接收电路2a实施测试，因此，就能够缩短半导体集成电路1a的整体测试时间。
(实施方式3)
图6是表示实施方式3的半导体集成电路1c和半导体测试装置27c的结构的框图。对与上述结构要素相同的结构要素赋予相同的标号。因此，省略其具体说明。与上述图4同样地，为了简化说明，在高频接收电路2c中，省略除控制寄存器26c之外的结构要素的图示，另外，在解调电路3c中，省略A/D转换器17、解调电路18和解码电路19的图示。
解调电路3c具有测试数据传送电路6c。在测试数据传送电路6c中设置有并串行转换电路36。在并串行转换电路36的前级侧设置有选择开关SW5。选择开关SW5在SRAM5与控制寄存器24之间切换对并串行转换电路36的输入。
在并串行转换电路36的后级侧设置有选择开关SW4。选择开关SW4根据被输入选择信号输入端子(未图示)的选择信号，在并串行转换电路36的输入与并串行转换电路36的输出之间切换对控制寄存器26c的输出。也可以根据从SRAM5中读出的数据来进行切换，以代替上述被输入选择信号输入端子(未图示)的选择信号。
在解调电路3c中设置有选择开关SW3。选择开关SW3，根据从SRAM5测试接口43输入到输入端子41的用于驱动并串行转换电路36的时钟选择信号，选择下述时钟信号中的任意一者并将其供给到选择开关SW2，即：从SRAM5测试接口28输入到输入端子30的时钟信号、由PLL23生成的时钟信号、从SRAM5测试接口43输入到输入端子45的时钟信号。
另外，可以从SRAM5供给用于驱动并串行转换电路36的时钟选择信号，来取代向输入端子41输入用于驱动并串行转换电路36的时钟选择信号。
高频接收电路2c具有控制寄存器26c。控制寄存器26c包括多个交替配置连接的触发器(Flip-flop)43和寄存器44。根据被输入到输入端子35的输入控制信号，从选择开关SW2向各触发器43供给时钟信号。向各寄存器44供给选择信号，该选择信号是从SRAM5测试接口43输入到输入端子42的信号。另外，向各寄存器44分别输入测试数据，该测试数据是从SRAM5作为并行数据被读出后通过选择开关SW5、SW4并迂回并串行转换电路36来进行供给的测试数据。此外，也可以构成为向各寄存器44供给从SRAM5读出的选择信号，以取代被输入到输入端子42的选择信号。
在实施方式3中设置了选择开关SW4，以使得能够实施上述实施方式1和实施方式2的每一者。关于选择开关SW3的时钟选择信号，可由SRAM供给，也可以另行设置专用的输入端子。在本实施方式中描述了设置专用的输入端子41的示例。
一般而言，如果由一个设计部门来设计高频接收电路和解调电路，那么，就会一边考虑上述两种电路的测试方法和测试时间一边进行设计。但是，如果由多个设计部门进行上述设计，例如，由不同部门来设计高频接收电路和解调电路，那么，就会发生测试方法和测试时间不一致的情况。在本实施方式中，即使在上述情况下，通过提供选择项，也能够对半导体集成电路实施灵活的测试。关于各电路的功能及其测试方法，由于和上述实施方式1、实施方式2重复，因此省略其详细说明。
另外，在上述实施方式1至3中，阐述了具备高频接收电路和解调电路的半导体集成电路的示例。但是，本发明并不限于上述。本发明也能适用于具备调制电路和高频发送电路的半导体集成电路。在这种情况下，只是信号的流向变化为自调制电路至高频发送电路而已，除此之外，电路结构和测试方法相同。图7表示实施方式3的另一半导体集成电路1d和半导体测试装置27的结构的框图。对与上述结构要素相同的结构要素赋予相同的标号。因此，省略其具体说明。半导体集成电路1具有调制电路51和高频发送电路52。调制电路51具有编码电路53、去交错电路54、编码电路55、调制电路56和D/A转换器57。在高频发送电路52中设置有混频电路58。从端子33输入发送信号，在由编码电路53对其实施编码后存储在SRAM5中，选择电路21从SRAM5中读出上述发送信号，所读出的发送信号通过去交错电路54、编码电路55、调制电路56和D/A转换器57后，被作为IF信号供给到混频电路58，在由混频电路58实施频率转换后，将其作为RF信号从高频发送电路52进行发送。本发明也能适用于上述具备调制电路51和高频发送电路52的半导体集成电路1d。
本发明并不限于上述各实施方式，可在权利要求所示的范围内进行各种变更，通过适当组合不同实施方式所述的技术手段所得到的实施方式也被包含在本发明的技术范围内。
本发明可适用于搭载了高频接收电路和解调电路的半导体集成电路、搭载了高频发送电路和调制电路的半导体集成电路以及上述半导体集成电路的测试方法。
在本发明的实施方式中，优选的是，上述半导体集成电路具有测试数据输入端子，用于从上述半导体测试装置输入上述测试数据。
根据上述结构，可以通过测试数据输入端子直接从半导体测试装置向SRAM传送数据，因此，能够在短时间内对半导体集成电路进行测试。
在本发明的实施方式中，优选的是，上述测试数据传送电路将从上述SRAM中作为并行数据读出的上述测试数据传送给上述高频接收电路。
根据上述结构，可以将从SRAM中作为并行数据读出的测试数据直接传送给高频接收电路，因此，能够以简单的结构快速地将测试数据传送给高频接收电路，其中，该SRAM一般借助于n位宽的并行数据进行数据的输入输出。
在本发明的实施方式中，优选的是，上述测试数据传送电路将从上述SRAM中作为并行数据读出的上述测试数据转换为串行数据后传送给上述高频接收电路。
根据上述结构，可以将测试数据传送给由移位寄存器构成的高频接收电路，
在本发明的实施方式中，优选的是，由驱动上述SRAM的时钟信号来驱动上述测试数据传送电路。
根据上述结构，可以与SRAM的动作时间同步地将测试数据传送给高频接收电路，因此，能够快速地将测试数据传送给高频接收电路。
在本发明的实施方式中，优选的是，上述半导体集成电路具有：SRAM时钟信号输入端子，用于输入驱动上述SRAM的SRAM时钟信号；以及传送电路时钟信号输入端子，用于输入驱动上述测试数据传送电路的传送电路时钟信号。
根据上述结构，分别设置SRAM时钟信号输入端子和用于输入传送电路时钟信号的专用的传送电路时钟信号输入端子，因此，能够借助于专用的传送电路时钟信号来调整向高频接收电路传送测试数据的速度。
在本发明的实施方式中，优选的是，上述解调电路具有选择电路，选择被输入到上述SRAM时钟信号输入端子的上述SRAM时钟信号或者被输入到传送电路时钟信号输入端子的传送电路时钟信号，并将其供给到上述测试数据传送电路。
根据上述结构，可以根据高频接收电路及解调电路的测试方法和测试时间来选择SRAM时钟信号或者传送电路时钟信号。
在本发明的实施方式中，优选的是，具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述SRAM时钟信号或者上述传送电路时钟信号；上述选择电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述SRAM时钟信号或者上述传送电路时钟信号。
根据上述结构，可以根据高频接收电路及解调电路的测试方法和测试时间并根据来自外部的选择信号来选择SRAM时钟信号或者传送电路时钟信号。
在本发明的实施方式中，优选的是，用于选择上述SRAM时钟信号或者上述传送电路时钟信号的上述选择信号被从上述SRAM中读出；上述选择电路根据从上述SRAM中读出的上述选择信号来选择上述SRAM时钟信号或者上述传送电路时钟信号。
根据上述结构，可以根据被从半导体测试装置输入并存储在SRAM中的选择信号来选择SRAM时钟信号或者传送电路时钟信号。
在本发明的实施方式中，优选的是，上述解调电路具有选择电路，选择并行测试数据和串行测试数据中的任意一者并将其供给到上述高频接收电路，其中，上述并行测试数据是从上述SRAM中作为并行数据读出的数据，上述串行测试数据是从上述SRAM中作为并行数据读出后被转换为串行数据的数据。
根据上述结构，可以根据高频接收电路的控制寄存器的结构来选择并行测试数据或者串行测试数据。
在本发明的实施方式中，优选的是，具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述并行测试数据和上述串行测试数据中的任意一者；上述选择电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述并行测试数据和上述串行测试数据中的任意一者。
根据上述结构，可以根据来自外部的选择信号来选择并行测试数据或者串行测试数据。
在本发明的实施方式中，优选的是，用于选择上述并行测试数据和上述串行测试数据中的任意一者的上述选择信号被从上述SRAM中读出；上述选择电路根据从上述SRAM中读出的上述选择信号来选择上述并行测试数据和上述串行测试数据中的任意一者。
根据上述结构，可以根据被从半导体测试装置输入并存储在SRAM中的选择信号来选择并行测试数据或者串行测试数据。
在本发明的实施方式中，优选的是，上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；上述控制寄存器具有将上述测试数据作为并行数据来接受的并行结构，其中，上述测试数据是由上述测试数据传送电路所传送的数据。
根据上述结构，可以直接接受从SRAM中作为并行数据读出的测试数据，因此，能够以简单的结构快速地测试高频接收电路，其中，该SRAM一般借助于n位宽的并行数据进行数据的输入输出。
在本发明的实施方式中，优选的是，上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；上述控制寄存器具有将上述测试数据作为串行数据来接受的移位寄存器结构，其中，上述测试数据是由上述测试数据传送电路所传送的数据。
根据上述结构，将从SRAM中读出的测试数据转换为串行数据来接受，因此，能够快速地测试高频接收电路。
在本发明的实施方式中，优选的是，上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；上述控制寄存器具有将上述测试数据作为并行数据来接受的并行结构和将上述测试数据作为串行数据来接受的移位寄存器结构，其中，上述测试数据是由上述测试数据传送电路所传送的数据；上述高频接收电路选择上述控制寄存器的上述并行结构和上述移位寄存器结构中的任意一者。
根据上述结构，可以测试被设置了具有并行结构和移位寄存器结构的控制寄存器的高频接收电路。
在本发明的实施方式中，优选的是，具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述并行结构和上述移位寄存器结构中的任意一者；上述高频接收电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述并行结构和上述移位寄存器结构中的任意一者。
根据上述结构，可以根据从外部输入的选择信号来选择并行结构和移位寄存器结构中的任意一者。
在本发明的实施方式中，优选的是，用于选择上述并行结构和上述移位寄存器结构中的任意一者的上述选择信号被从上述SRAM中读出；上述高频接收电路根据从上述SRAM中读出的上述选择信号来选择上述并行结构和上述移位寄存器结构中的任意一者。
根据上述结构，可以根据被从半导体测试装置输入并存储在SRAM中的选择信号来选择并行结构或者移位寄存器结构。
在本发明的实施方式中，优选的是，设置有用于向上述半导体测试装置输出测试结果的测试结果输出端子，其中，该测试结果是利用上述测试数据对上述高频接收电路进行测试所得到的测试结果。
根据上述结构，可以通过比较在半导体测试装置中预先准备的期待值和测试结果来判断测试结构的优劣。
在本发明的实施方式中，优选的是，上述写入电路，通过上述测试数据输入端子从上述半导体测试装置接受用于控制上述SRAM的SRAM控制信号，根据上述SRAM控制信号来控制上述SRAM。
根据上述结构，借助于写入电路对SRAM进行控制并测试，之后，将用于驱动并测试高频接收电路的测试数据存储到SRAM。
在本发明的实施方式中，优选的是，包括用于控制上述SRAM的地址计数电路。
根据上述结构，可以借助于简单的结构来控制要写入SRAM的地址或者要读出的地址。
在本发明的实施方式中，半导体集成电路的测试方法优选的是，在将上述测试数据存储到上述SRAM之前，开始实施上述SRAM的测试和基于ATPG法的上述解调电路的测试；在上述SRAM的测试结束后，将上述测试数据存储到上述SRAM；同时执行基于上述测试数据的上述高频接收电路的测试和基于上述ATPG法的上述解调电路的测试。
根据上述结构，在上述SRAM的测试结束后，将测试数据存储到上述SRAM，从SRAM中读出并传送给高频接收电路，因此，能够同时执行基于测试数据的高频接收电路的测试和基于ATPG法的解调电路的测试。
以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例，本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的范围内进行各种变更来实施之。

Claims (27)

1.一种半导体集成电路，由一个以上的半导体芯片构成，具备接收高频信号的高频接收电路和对来自上述高频接收电路的信号进行解调的解调电路，上述解调电路包括SRAM，该半导体集成电路的特征在于，上述解调电路还包括：
写入电路，接受用于驱动并测试上述高频接收电路的测试数据并将其写入上述SRAM；以及
测试数据传送电路，从上述SRAM中读出上述用于驱动并测试上述高频接收电路的测试数据并将其传送给上述高频接收电路。
2.根据权利要求1所述的半导体集成电路，其特征在于：
具有测试数据输入端子，用于从上述半导体测试装置输入上述测试数据。
3.根据权利要求1所述的半导体集成电路，其特征在于：
上述测试数据传送电路将从上述SRAM中作为并行数据读出的上述测试数据传送给上述高频接收电路。
4.根据权利要求1所述的半导体集成电路，其特征在于：
上述测试数据传送电路将从上述SRAM中作为并行数据读出的上述测试数据转换为串行数据后传送给上述高频接收电路。
5.根据权利要求1所述的半导体集成电路，其特征在于：
由驱动上述SRAM的时钟信号来驱动上述测试数据传送电路。
6.根据权利要求1所述的半导体集成电路，其特征在于，具有：
SRAM时钟信号输入端子，用于输入驱动上述SRAM的SRAM时钟信号；以及
传送电路时钟信号输入端子，用于输入驱动上述测试数据传送电路的传送电路时钟信号。
7.根据权利要求6所述的半导体集成电路，其特征在于：
上述解调电路具有选择电路，选择被输入到上述SRAM时钟信号输入端子的上述SRAM时钟信号或者被输入到传送电路时钟信号输入端子的传送电路时钟信号，并将其供给到上述测试数据传送电路。
8.根据权利要求7所述的半导体集成电路，其特征在于：
具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述SRAM时钟信号或者上述传送电路时钟信号；
上述选择电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述SRAM时钟信号或者上述传送电路时钟信号。
9.根据权利要求7所述的半导体集成电路，其特征在于：
用于选择上述SRAM时钟信号或者上述传送电路时钟信号的上述选择信号被从上述SRAM中读出；
上述选择电路根据从上述SRAM中读出的上述选择信号来选择上述SRAM时钟信号或者上述传送电路时钟信号。
10.根据权利要求1所述的半导体集成电路，其特征在于：
上述解调电路具有选择电路，选择并行测试数据和串行测试数据中的任意一者并将其供给到上述高频接收电路，其中，上述并行测试数据是从上述SRAM中作为并行数据读出的数据，上述串行测试数据是从上述SRAM中作为并行数据读出后被转换为串行数据的数据。
11.根据权利要求10所述的半导体集成电路，其特征在于：
具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述并行测试数据和上述串行测试数据中的任意一者；
上述选择电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述并行测试数据和上述串行测试数据中的任意一者。
12.根据权利要求10所述的半导体集成电路，其特征在于：
用于选择上述并行测试数据和上述串行测试数据中的任意一者的上述选择信号被从上述SRAM中读出；
上述选择电路根据从上述SRAM中读出的上述选择信号来选择上述并行测试数据和上述串行测试数据中的任意一者。
13.根据权利要求1所述的半导体集成电路，其特征在于：
上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；
上述控制寄存器具有将上述测试数据传送电路传送来的上述测试数据作为并行数据来接受的并行结构。
14.根据权利要求1所述的半导体集成电路，其特征在于：
上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；
上述控制寄存器具有将上述测试数据传送电路传送来的上述测试数据作为串行数据来接受的移位寄存器结构。
15.根据权利要求1所述的半导体集成电路，其特征在于：
上述高频接收电路包括用于控制上述高频接收电路的动作的控制寄存器；
上述控制寄存器具有将上述测试数据传送电路传送来的上述测试数据作为并行数据来接受的并行结构和将上述测试数据作为串行数据来接受的移位寄存器结构；
上述高频接收电路选择上述控制寄存器的上述并行结构和上述移位寄存器结构中的任意一者。
16.根据权利要求15所述的半导体集成电路，其特征在于：
具有用于输入选择信号的选择信号输入端子，其中，上述选择信号用于选择上述并行结构和上述移位寄存器结构中的任意一者；
上述高频接收电路根据被输入到上述选择信号输入端子的上述选择信号来选择上述并行结构和上述移位寄存器结构中的任意一者。
17.根据权利要求15所述的半导体集成电路，其特征在于：
用于选择上述并行结构和上述移位寄存器结构中的任意一者的上述选择信号被从上述SRAM中读出；
上述高频接收电路根据从上述SRAM中读出的上述选择信号来选择上述并行结构和上述移位寄存器结构中的任意一者。
18.根据权利要求1所述的半导体集成电路，其特征在于：
设置有用于向上述半导体测试装置输出测试结果的测试结果输出端子，其中，该测试结果是利用上述测试数据对上述高频接收电路进行测试所得到的测试结果。
19.根据权利要求1所述的半导体集成电路，其特征在于：
上述写入电路，从上述半导体测试装置接受用于控制上述SRAM的SRAM控制信号，根据上述SRAM控制信号来控制上述SRAM。
20.根据权利要求1所述的半导体集成电路，其特征在于：
上述写入电路包括用于控制上述SRAM的地址计数电路。
21.一种半导体集成电路，由一个以上的半导体芯片构成，具备调制数字信号的调制电路和对来自上述调制电路的信号进行发送的高频发送电路，上述调制电路包括SRAM，该半导体集成电路的特征在于，上述调制电路还包括：
写入电路，从半导体测试装置接受用于驱动并测试上述高频发送电路的测试数据并将其写入上述SRAM；以及
测试数据传送电路，从上述SRAM中读出上述用于驱动并测试上述高频发送电路的测试数据并将其传送给上述高频发送电路。
22.一种半导体集成电路的测试方法，其中，该半导体集成电路由一个以上的半导体芯片构成，具备接收高频信号的高频接收电路和对来自上述高频接收电路的信号进行解调的解调电路，上述解调电路包括SRAM，该测试方法的特征在于：
接受用于驱动并测试上述高频接收电路的测试数据并将其写入上述SRAM；
从上述SRAM中读出上述用于驱动并测试上述高频接收电路的测试数据并将其传送给上述高频接收电路；
根据从上述SRAM中读出并传送给上述高频接收电路的上述测试数据，来驱动并测试上述高频接收电路。
23.根据权利要求22所述的半导体集成电路的测试方法，其特征在于：
在将上述测试数据存储到上述SRAM之前开始实施上述SRAM的测试和基于ATPG法的上述解调电路的测试；
在上述SRAM的测试结束后，将上述测试数据存储到上述SRAM；
同时执行基于上述测试数据的上述高频接收电路的测试和基于上述ATPG法的上述解调电路的测试。
24.根据权利要求22所述的半导体集成电路的测试方法，其特征在于：
将上述测试数据作为并行数据从上述SRAM中读出并传送到上述高频接收电路。
25.根据权利要求22所述的半导体集成电路的测试方法，其特征在于：
将作为并行数据从上述SRAM中读出的上述测试数据转换为串行数据后传送到上述高频接收电路。
26.根据权利要求22所述的半导体集成电路的测试方法，其特征在于：
向半导体测试装置输出利用上述测试数据所得到的测试结果。
27.一种半导体集成电路的测试方法，其中，该半导体集成电路由一个以上的半导体芯片构成，具备调制数字信号的调制电路和对来自上述调制电路的信号进行发送的高频发送电路，上述解调电路包括SRAM，该测试方法的特征在于：
接受用于驱动并测试上述高频发送电路的测试数据并将其写入上述SRAM；
根据从上述SRAM中读出并传送给上述高频发送电路的上述测试数据，来驱动并测试上述高频发送电路。
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