CN1967710A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，其包括：一I/O线；一第一读出放大器，其连接至该第一I/O线，以响应于一第一控制信号而放大一施加于该第一I/O线上之信号；一第二读出放大器，其用于响应于一第二控制信号而放大该第一读出放大器之一输出信号；及一停用单元，其用于响应于该第二读出放大器之一输出信号而停用该第一控制信号。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，且更明确地说，本发明涉及一种用于读出(sense)且放大I/O线之数据的I/O线读出放大器。
背景技术
通常，半导体存储装置使用输入/输出(I/O)线来传递数据。用于数据I/O垫与单元区域或核心区域之间之数据传递的I/O数据线被称为全局数据线(GIO)。全局数据线(GIO)全局地排列遍及多个组。一位线读出放大器之一输出经由一局域数据线(LIO)而传递至全局数据线。
需要一种用于在全局数据线与局域数据线之间传递数据的电路。在DRAM之情况下，在一读取操作中，一I/O读出放大器(IOSA)用以将局域数据线之数据传递至全局数据线。在一写入操作中，一写入驱动器用以将全局数据线之数据传递至局域数据总线。
读取操作将数据自一芯片输出。读取操作对芯片之操作速率具有很大影响。为了增大读取操作之速率，已提议一种两阶式放大机制。
图1为一传统两阶式I/O读出放大器之方块图。
参看图1，一位线读出放大器10读出且放大位线BL及BLB之数据并将经放大之数据传递至局域I/O线LIO及LIOB。一列(column)译码器(Y DEC)20译码一列地址及一列脉冲并将一列地址脉冲YI PULSE输出至位线读出放大器10。首先一第一阶读出放大器30读出且放大局域I/O线LIO及LIOB之数据。其次一第二阶读出放大器40读出且放大第一阶读出放大器30之输出信号D0及D0B。一GIO驱动器50响应于第二阶读出放大器40之输出信号D1及D1B而将数据输出至全局I/O线。一第一控制信号产生器60接收列脉冲信号Y PULSE以将一控制信号IOSTB1输出至第一阶读出放大器30。一第二控制信号产生器70接收列脉冲信号Y PULSE以将一控制信号IOSTB2输出至第二阶读出放大器40。
在图1中，一虚线区块100表示两阶式读出放大器。
图2为图1之两阶式读出放大器之时序图。
参看图2，在一读取操作中，列译码器20接收列地址及列脉冲并将列地址脉冲YI输出至对应位线读出放大器10。位线读出放大器10读出且放大位线BL及BLB之数据并将经放大之数据输出至局域I/O线LIO及LIOB。因为局域I/O线LIO及LIOB之线负载与位线读出放大器10之驱动性能相比相对较大，所以局域I/O线LIO与LIOB之间之电平差非常微小。第一阶读出放大器30将局域I/O线LIO与LIOB之间的电平差放大一预定增益。通常以差动型读出放大器来配置第一阶读出放大器30。随后，藉由第二阶读出放大器40将经放大之信号放大至一全振幅或全逻辑电平。通常以交叉耦合型读出放大器来配置第二阶读出放大器。此经放大之信号最终经由全局I/O驱动器50而传递至全局I/O线GIO。
在图1中，第一阶读出放大器30及第二阶读出放大器40分别藉由第一控制信号IOSTB1及第二控制信号IOSTB2来控制。第一控制信号产生器60将列脉冲延迟一预定时间并产生第一控制信号IOSTB1。延迟时间确保第一阶读出放大器在列地址脉冲YI输出之后可操作的时间，且局域I/O线LIO与LIOB之间的电平差相对较大。第二控制信号产生器70产生第二控制信号IOSTB2，同时调节输出定时以使得第二阶读出放大器40在第一阶读出放大器执行放大操作之后可操作。
然而，传统I/O线读出放大器具有以下问题。
参看图1及图2，当驱动第二阶读出放大器40时，第一阶读出放大器30不必操作。然而，两个读出放大器可同时操作。由于第二阶读出放大器40为交叉耦合型放大器，故正反馈仅在放大操作开始时发生。在此点上，第一阶读出放大器可不必操作。具体言之，因为第一控制信号IOSTB1及第二控制信号IOSTB2之脉冲宽度为固定的，所以在此等脉冲宽度期间，第一阶读出放大器30及第二阶读出放大器40操作。此自图2之时序图可见。因为第二阶读出放大器40为一交叉耦合型放大器，所以一旦其执行读出操作，其便不会继续耗用功率。然而，因为第一阶读出放大器为一差动型放大器，所以在第一阶读出放大器之操作期间继续耗用功率。因此，在正反馈发生于第二阶读出放大器40中之后，在第一控制信号IOSTB1之脉冲宽度的剩余周期期间不必耗用功率。
因此，此对功率消耗具有一不良影响，其对移动存储装置呈现一巨大负担。
发明内容
因此，本发明之一目的为提供一种半导体存储装置，其具有低功率消耗。
本发明之另一目的为提供一种半导体存储装置，其通过在一读取操作期间停止一不必要之操作而抑制功率消耗。
本发明之又一目的为提供一种半导体存储装置，其可通过在一读取操作中有效控制I/O线读出放大器之操作而显著减小功率消耗。
本发明之又一目的为提供一种半导体存储装置，其可最低限度地减小一重迭周期，其中读出放大器一起被驱动。
根据本发明之一实施例，提供一种半导体存储装置，其包括：一第一输入/输出(I/O)线；一第一读出放大器，其连接至第一I/O线以放大一施加于第一I/O线上之信号；一第二读出放大器，其用于放大第一读出放大器之一输出信号；及一控制器，其用于通过反馈第二读出放大器之一输出信号来控制第一读出放大器。
控制器响应于第二读出放大器之输出信号而停止第一读出放大器之一操作。
半导体存储装置进一步包括一位于第一读出放大器与第二放大器之间之偏置电路，偏置电路被配置成当停止第一读出放大器之操作时持续驱动第二读出放大器。控制器并非直接而是经由一驱动器来接收第二读出放大器之输出信号。第一I/O线为一局域I/O线。
在本发明之另一方面中，提供一种半导体存储装置，其包括：一第一I/O线；一第一读出放大器，其连接至第一I/O线以放大一施加于第一I/O线上之信号；一第二读出放大器，其用于放大第一读出放大器之一输出信号；及一启用定时控制器，其用于响应于第二读出放大器之一输出信号而控制第一读出放大器之驱动。启用定时控制器响应于第二读出放大器之输出信号而停止第一读出放大器之一操作。半导体存储装置进一步包括一位于第一读出放大器与第二放大器之间之偏置电路，该偏置电路被配置成当停止第一读出放大器之操作时持续驱动第二读出放大器。启用定时控制器并非直接而是经由一驱动器来接收第二读出放大器之输出信号。第一I/O线为一局域I/O线。
根据本发明之又一实施例，提供一种半导体存储装置，其包括：一第一输入/输出(I/O)线；一第一读出放大器，其连接至第一I/O线以响应于一第一控制信号而放大一施加于第一I/O线上之信号；一第二读出放大器，其用于响应一第二控制信号而放大第一读出放大器之一输出信号；及一停用单元，其用于响应于第二读出放大器之一输出信号而停用第一控制信号。停用单元响应于第二读出放大器之输出信号而停止第一读出放大器之一操作。半导体存储装置进一步包括一位于第一读出放大器与第二放大器之间之偏置电路，该偏置电路被配置成当停止第一读出放大器之操作时持续驱动第二读出放大器。停用单元并非直接而是经由一驱动器来接收第二读出放大器之输出信号。第一I/O线为一局域I/O线。
附图说明
从后面结合附图给出的优选实施例的描述中，本发明的以上和其它目的和特征将变得清楚明白。
图1为一传统两阶式I/O线读出放大器之方块图；
图2为图1之I/O线读出放大器的时序图；
图3为一根据本发明之一实施例之I/O线读出放大器的方块图；
图4为图3之I/O线读出放大器的电路图；及
图5为图3及图4之I/O线读出放大器的时序图。
具体实施方式
将参看附图详细描述一根据本发明之示范性实施例的半导体存储装置。
图3为一根据本发明之一实施例的半导体存储装置之I/O线读出放大器的方块图。
参看图3，首先一第一阶读出放大器130读出且放大局域I/O线LIO及LIOB之数据，且其次一第二阶读出放大器140读出且放大第一阶读出放大器130之输出信号D0及D0B。一全局I/O驱动器150响应于第二阶读出放大器140之输出信号D1及D1B，而将数据输出至全局I/O线。一第一控制信号产生器160接收一列脉冲信号Y，并将一第一控制信号IOSTB1输出至第一阶读出放大器130。一第二控制信号产生器170响应于列脉冲信号Y，而将一第二控制信号IOSTB2输出至第二阶读出放大器140。一驱动控制器180响应于第二阶读出放大器140之输出信号D1及D1B，而控制第一阶读出放大器130之驱动。
在图3中，一虚线区块200表示两阶式读出放大器。
参看图3，应注意，反馈第二阶读出放大器之输出信号D1及D1B，且藉由反馈信号来控制第一阶读出放大器130之一启用周期。并且，当控制第一阶读出放大器130之启用周期时，仅控制用于第一阶读出放大器130之控制信号IOSTB1C的脉冲宽度。因此，可易于将本发明应用于现有技术中。
较佳地，驱动控制180响应于第二阶读出放大器140之输出信号D1及D1B，而停止第一阶读出放大器130之操作。
驱动控制器180通过响应于第二阶读出放大器140之输出信号D1及D1B而控制控制信号IOSTB1C的脉冲宽度，来控制第一阶读出放大器之一启用定时。
在第一阶读出放大器130与第二阶读出放大器140之间提供一偏置电路，以使得当停止第一阶读出放大器之操作时，可持续驱动第二阶读出放大器。
驱动控制器180较佳经由一诸如一反转器(convter)之驱动器而非直接接收第二阶读出放大器140之输出信号。下文将详细描述此情况。
将参看图3描述一根据本发明之I/O读出放大器的操作。
参看图3，本发明不同于现有技术之处在于其进一步包括驱动控制器180。一用于接收第二阶读出放大器之输出信号D1及D1B之额外电路的设计可以各种方式改变。
驱动控制器180接收第二阶读出放大器140之输出信号D1及D1B并判定第二阶读出放大器140是否充分执行读出操作。当未充分执行读出操作时，驱动控制器180将第一控制信号IOSTB1作为最终控制信号IOSTB1C而传递。随后，当充分执行读出操作时，驱动控制器180中断第一控制信号IOSTB1以使得第一阶读出放大器130之操作停止。
通过使用第二阶读出放大器140之输出信号来停止第一阶读出放大器130之操作，可将第一阶读出放大器130及第二阶读出放大器140一起被驱动之时间周期减小至一容许范围内之最小值。
图4为图3之I/O线读出放大器的电路图。
参看图3，以两个差动放大型电路来配置第一阶读出放大器130。所述差动放大型电路通过接收驱动控制器180之输出信号IOSTB1C的NMOS晶体管(图4中之四个NMOS晶体管)来驱动，且输出信号D0及D1B。尽管可用单个差动放大电路来配置第一阶读出放大器130，但最好用两个差动放大电路来配置第一阶读出放大器130。在此情况下，改良了输出信号D1及D1B之可靠性。
用由第二控制信号IOSTB2驱动之交叉耦合型放大电路来配置第二阶读出放大器140。
在第二阶读出放大器140之输出端D1及D1B处，提供一第一输出路径及一第二输出路径。用反转器141及142来配置第一输出路径，且用反转器143来配置第二输出路径。
在第二阶读出放大器140与第一阶读出放大器130之间提供一用于重设第一阶读出放大器130之输出信号D0及D0B的重设电路140A。重设电路140A包括被配置成共同接收驱动控制器180之输出信号IOSTB1C的三个PMOS晶体管。即，一第一PMOS晶体管将一电源电压VDD供应至D0线，一第二PMOS晶体管连接于D0线与D0B线之间，且一第三PMOS晶体管将电源电压VDD供应至D0B线。下文将描述重设电路140A之一操作。
全局I/O驱动器150连接于一传递第二阶读出放大器140之输出信号D1及D1B的路径上，且将数据输出至全局I/O线GIO。全局I/O驱动器150包括一上拉PMOS晶体管及一下拉NMOS晶体管。上拉PMOS晶体管连接至一通过第二阶读出放大器140之第一输出路径的D2B信号，且下拉NMOS晶体管连接至一通过第二阶读出放大器140之第二输出路径的D2信号。
尽管图4中未展示，但可用与现有技术相同之结构来实现第一控制信号产生器160。自图4可见，来自第一控制信号产生器160之第一控制信号IOSTB1经由一反转器160A而输入至驱动控制器180。
尽管图4中未展示，但可用与现有技术相同之结构来实现第二控制信号产生器170。自图4可见，第二控制信号IOSTB2经由反转器170A及170B而输入至第二阶读出放大器。来自第二控制信号产生器170之第二控制信号IOSTB2可直接输入至第二阶读出放大器140，或可经由两个反转器170A及170B而输入。两个反转器170A及170B可用作一用于调节信号定时之延迟电路或一用于放大信号之驱动器。
驱动控制器180包括：一第一反转器181、一第二反转器182、一与非(NAND)门183及一或非(NOR)门184。第一反转器181接收第二阶读出放大器140之输出信号D2，且第二反转器182接收第二阶读出放大器140之输出信号D1DB。与非门183接收第一反转器181及第二反转器182之输出信号，且或非门184接收与非门183之一输出及第一控制信号IOSTB1。
为了不影响第二阶读出放大器140之操作特性，驱动控制器180并不直接接收第二阶读出放大器140之输出信号D1及D1B，而是接收通过反转器141及143之信号D2及D2DB。即，输出信号D1及D1B并不直接反馈至驱动控制器180，而是将通过至少一阶之信号输入至驱动控制器180。在图4中，输入通过一阶之信号D2及D2DB。
在第二阶读出放大器140执行读出操作之前，驱动控制器180之输出信号维持相同电平，但当完成读出操作时，输出信号具有不同电平。即，驱动控制器180经设计以在判定第二阶读出放大器140是否充分执行读出操作之后控制第一阶读出放大器130。
更具体言之，当第二阶读出放大器140之输出信号D2及D1DB皆处于逻辑电平“低”(LOW)时，其意谓第二阶读出放大器140未完成读出操作。在此情况下，第一控制信号IOSTB1通过反转器160A及或非门184，且随后作为用于第一阶读出放大器130之控制信号IOSTB1C而传递。反之，当第二阶读出放大器140之输出信号D2及D1DB之一者变为逻辑电平“高”(HIGH)时，其意谓第二阶读出放大器140完成读出操作。因此，驱动控制器180改变控制信号IOSTB1C之电平，以使得第一阶读出放大器130将停止操作。在图4中，当驱动控制器180之与非门183的输出信号变为逻辑电平“高”时，停用或非门184之输出信号。即，不管第一控制信号IOSTB1之脉冲电平为何，皆将或非门184停用为逻辑电平“低”。随后，驱动控制器180关断第一阶读出放大器130之四个NMOS晶体管，从而停止第一阶读出放大器130之操作。
当停止第一阶读出放大器130之操作时，重设电路140A允许第二阶读出放大器140正常操作。即，重设电路140A使得第二阶读出放大器之输入端子D0及D0B具有VDD电平。自图4可见，当驱动控制器180输出逻辑电平“低”之控制信号IOSTB1C时，重设电路140A之三个NMOS晶体管皆开启。
图5为图3及图4中所说明之I/O线读出放大器的时序图。与图2之时序图相比较，尽管第一控制信号IOSTB1及第二控制信号IOSTB2似乎彼此相同，但用于控制第一阶读出放大器130之控制信号IOSTB1C的脉冲宽度较短，且第一阶读出放大器130之操作周期较短。第二阶读出放大器140之操作特性与图2之波形相同。
当仅使用具有固定脉冲宽度之第一控制信号IOSTB1及第二控制信号IOSTB2来控制两阶式I/O线读出放大器时，因为必须给出读出操作之裕度(margin)以对过程/电压/温度(PVT)改变作好预备措施，所以功率在读出放大器之操作期间被浪费。因为本发明中使用第二读出放大器之反馈输出信号来控制第一读出放大器，所以可确保读出放大器之操作而无不必要之功率消耗。
并且，可藉由在读取操作中有效控制I/O线读出放大器之操作而防止读出放大器的不必要之操作，藉此显著减小不必要之功率消耗。此外，可将两阶式读出放大器一起被驱动之时间周期减小至一容许范围内之最小值。
本申请案含有关于分别于2005年9月28日及2005年12月7日在韩国专利局申请之韩国专利申请案第2005-90863号及第2005-118918号的主题，该等专利申请案全文以引用的方式并入本文中。
尽管已关于某些优选实施例描述了本发明，但本领域技术人员将了解在不偏离如下文之权利要求中所界定的本发明之范畴的情况下可作出各种变化及修改。

Claims (28)

1.一种半导体存储装置，其包含：
一输入/输出I/O线；
一第一读出放大器，其连接至该I/O线以放大一施加于该I/O线上之信号；
一第二读出放大器，其用于放大该第一读出放大器之一输出信号；及
一控制器，其用于通过将该第二读出放大器之一输出信号反馈至该第一读出放大器中来控制该第一读出放大器。
2.如权利要求1的半导体存储装置，其中该控制器响应于该第二读出放大器之该输出信号而停止该第一读出放大器之操作。
3.如权利要求2的半导体存储装置，其进一步包含一位于该第一读出放大器与该第二放大器之间之偏置电路，该偏置电路被配置成当停止该第一读出放大器之该操作时持续驱动该第二读出放大器。
4.如权利要求1的半导体存储装置，其中该控制器并非直接而是经由一驱动器来接收该第二读出放大器之该输出信号。
5.如权利要求1的半导体存储装置，其中该I/O线为一局域I/O线。
6.一种半导体存储装置，其包含：
一I/O线；
一第一读出放大器，其连接至该I/O线以放大一施加于该I/O线上之信号；
一第二读出放大器，其用于放大该第一读出放大器之一输出信号；及
一启用定时控制器，其用于响应于该第二读出放大器之一输出信号而控制该第一读出放大器之一驱动。
7.如权利要求6的半导体存储装置，其中该启用定时控制器响应于该第二读出放大器之该输出信号而停止该第一读出放大器之一操作。
8.如权利要求7的半导体存储装置，其进一步包含一位于该第一读出放大器与该第二放大器之间之偏置电路，该偏置电路被配置成当停止该第一读出放大器之该操作时持续驱动该第二读出放大器。
9.如权利要求6的半导体存储装置，其中该启用定时控制器并非直接而是经由一驱动器来接收该第二读出放大器之该输出信号。
10.如权利要求6的半导体存储装置，其中该I/O线为一局域I/O线。
11.一种半导体存储装置，其包含：
一输入/输出I/O线；
一第一读出放大器，其连接至该I/O线以响应于一第一控制信号而放大一施加于该I/O线上之信号；
一第二读出放大器，其用于响应于一第二控制信号而放大该第一读出放大器之一输出信号；及
一停用单元，其用于响应于该第二读出放大器之一输出信号而停用该第一控制信号。
12.如权利要求11的半导体存储装置，其中该停用单元响应于该第二读出放大器之该输出信号而停止该第一读出放大器之一操作。
13.如权利要求12的半导体存储装置，其进一步包含一位于该第一读出放大器与该第二放大器之间之偏置电路，该偏置电路被配置成当停止该第一读出放大器之该操作时持续驱动该第二读出放大器。
14.如权利要求11的半导体存储装置，其中该停用单元并非直接而是经由一驱动器来接收该第二读出放大器之该输出信号。
15.如权利要求11的半导体存储装置，其中该I/O线为一局域I/O线。
16.一种半导体存储装置，其包含：
一第一读出放大器，其用于首先读出且放大施加于一I/O线上之数据；
一第二读出放大器，其用于其次读出且放大该第一读出放大器之一输出信号；
一第一控制信号产生器，其用于接收一列脉冲信号并产生一到该第一读出放大器之第一控制信号；
一第二控制信号产生器，其用于接收该列脉冲信号并产生一到该第二读出放大器之第二控制信号；及
一驱动控制器，其用于响应于该第二读出放大器之一输出信号而控制该第一读出放大器之一驱动。
17.如权利要求16的半导体存储装置，其中该I/O线为一局域I/O线。
18.如权利要求16的半导体存储装置，其进一步包含一用于响应于该第二读出放大器之该输出信号而将数据输出至一全局I/O线的全局I/O线驱动器。
19.如权利要求16的半导体存储装置，其中用根据该驱动控制器之该输出信号而驱动的差动放大器来配置该第一读出放大器。
20.如权利要求16的半导体存储装置，其中该第二读出放大器被配置为具有一根据该第二控制信号产生器之该输出信号而驱动的交叉耦合电路。
21.如权利要求16的半导体存储装置，其进一步包含一安置于该第二读出放大器与该第一读出放大器之间的重设电路，用以重设该第一读出放大器之该输出信号。
22.如权利要求16的半导体存储装置，其中该第二读出放大器包括用于驱动该第二读出放大器之一输出信号的一第一输出路径及一第二输出路径。
23.如权利要求22的半导体存储装置，其中该驱动控制器直接接收通过该第二读出放大器之该第一及该第二输出路径的信号。
24.如权利要求23的半导体存储装置，其中该等信号在通过至少一反转器阶之后输入至该驱动控制器。
25.如权利要求16的半导体存储装置，其中该驱动控制器通过使用该第二读出放大器之两个输出信号来判定该第二读出放大器是否充分执行一读出操作，且控制该第一读出放大器之该驱动。
26.如权利要求25的半导体存储装置，其中当该第二读出放大器之该两个输出信号具有不同电平时，该驱动控制器停止该第二读出放大器之一操作。
27.如权利要求16的半导体存储装置，其中该第二控制信号产生器之该输出信号通过两个反转器且经放大并传递至该第二读出放大器。
28.如权利要求16的半导体存储装置，其中用根据该驱动控制器之该输出信号而驱动的两个差动电路来配置该第一读出放大器，该两个差动电路之该等输出信号为该第一读出放大器之两个输出信号。
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