CN1959511A - 像素结构及其制造方法 - Google Patents

Abstract

本发明公开了一种像素结构，包括：一基板；一第一数据线，形成于该基板上，该第一数据线具有一末端；一第一绝缘层，覆盖该第一数据线，露出该第一数据线的部分末端；一遮蔽电极，设置于该第一绝缘层上，并与该第一数据线部分重迭；一第二数据线，形成于该第一绝缘层上，并与露出的该第一数据线末端电性连接；一第二绝缘层，覆盖该遮蔽电极与该第二数据线；以及一像素电极，形成于该第二绝缘层上，并与该遮蔽电极部分重迭。本发明另提供一种像素结构的制造方法。

Description

像素结构及其制造方法

技术领域

本发明涉及一种半导体结构，特别是有关于一种像素结构及其制造方法。

背景技术

在液晶显示器的制造上，器件像素开口率的大小直接影响到背光源的利用率，也影响到面板的显示亮度。影响开口率大小的主要因素，即是透明导电电极与数据配线(data line)之间的距离。但是，当透明导电电极与数据配线过于接近时，其所受到的杂散电容(Cpd，capacitance between pixel and data line)会变大，导致像素电极(pixel electrode)上充饱的电荷在下个帧(frame)转换前，会因数据配线传送不同电压，而产生串音效应(cross talk)。

为减少杂散电容的效应，已有许多方式被研究，例如增加储存电容的大小，其可降低杂散电容占影响一个子像素单元(sub-pixel)所有电容的比率；另外，当像素电极与数据配线间有一稳定电场屏蔽时，可降低数据配线对像素电极的寄生电容(parasitic capacitance)；此外，OIS(Optical Imaging Systems)亦提出，利用曝光成型(photo-imaged)及旋转涂布(SOG，spin on glass)方式涂布的有机低介电常数绝缘膜(organic insulator film，K＝2.7～3.5)，可降低资料配线与像素电极间的电容效应，使像素电极可重迭(overlap)到数据配在线。

然而，若以增大面积的方式增加储存电容会影响开口率。而有机低介电常数绝缘膜易有吸湿(water adsorption)、黄化(yellowed)及界面附着性(interfaceadhesion)不佳的问题，进而影响工艺成品率(yield)及产出速度(throughput)。

以下即以图1A及图1B说明现有利用遮蔽电极的像素结构。图1A为现有技术像素结构的上视图，图1B为图1A沿A-B剖面线切割所得的剖面示意图。如图1A及图1B所示，像素结构1包括两层绝缘层，例如栅极绝缘层(gateinsulator layer)2与保护层(passivation layer)3，并使用了两层金属层，其中一层金属层制作出栅极线(gate line)4与遮蔽电极(com line)5，另一层金属层制作出数据线(data line)6与源/漏极(source/drain)7。但是此像素结构的数据线6是于遮蔽电极5之后形成，虽可降低数据线6对像素电极8的寄生电容效应，但像素电极8与数据线6之间仍须有一段适当的间距，因此需要较大的黑色矩阵(Black Matrix)遮蔽漏光区，因此影响开口率。

发明内容

本发明所要解决的技术问题在于提供一种像素结构，包括：一基板；一第一数据线，形成于该基板上，该第一数据线具有一末端；一第一绝缘层，覆盖该第一数据线，露出该第一数据线的部分末端；一遮蔽电极，设置于该第一绝缘层上，并与该第一数据线部分重迭；一第二数据线，形成于该第一绝缘层上，并与露出的该第一数据线末端电性连接；一第二绝缘层，覆盖该遮蔽电极与该第二数据线；以及一像素电极，形成于该第二绝缘层上，并与该遮蔽电极部分重迭。

为进一步实现本发明的目的，本发明另提供一种像素结构的制造方法，包括：提供一基板；形成一扫描线与一第一数据线于该基板上，其中该扫描线是沿一第一方向设置，该第一数据线是沿一第二方向设置；形成一第一绝缘层于该基板上，并覆盖该扫描线及该第一数据线；定义一第一开口，以露出该第一数据线的末端；形成一半导体层于该第一绝缘层上；形成一遮蔽电极与一第二数据线于该第一绝缘层上以及形成一源极与一漏极于该半导体层上，其中该遮蔽电极与该第一数据线部分重迭，该第二数据线藉由该第一开口与该第一数据线的末端电性连接；覆盖一第二绝缘层于该遮蔽电极、该第二数据线、该源极与该漏极；定义一第二开口，以露出该漏极；以及形成一像素电极于该第二绝缘层上，其中该像素电极藉由该第二开口与该漏极电性连接，且与该遮蔽电极部分重迭。

与现有技术相比，本发明将遮蔽电极作到数据线的上方，可以利用遮蔽电极屏蔽数据线的电场效应；通事，遮蔽电极与像素相重迭的部分可以构成储存电容。如此可以有效的增加开口率，并且因少用一层绝缘层做储存电容的夹层，所以可以得到更大的储存电容值。

为让本发明之上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A为习知像素结构的仰视图；

图1B为第1A图沿A-B剖面线切割所得的剖面示意图；

图2A为本发明像素结构的仰视图；

图2B为图2A沿A-A’、B-B’及C-C’剖面线切割所得的剖面示意图；

图3A～3G为本发明像素结构制造方法的剖面示意图；

图4A～4F为本发明像素结构制造方法的剖面示意图。

其中附图标记为：

图1A～1B：

1～像素结构；              2～栅极绝缘层；

3～保护层；                4～栅极线；

5～遮蔽电极；              6～数据线；

7～源/漏极；               8～像素电极。

图2A～2B、3A～3G、4A～4F：

10～像素结构；             11～第一金属层；

12～基板；                 14～第一数据线；

16～第一绝缘层；           18～遮蔽电极；

18’～第一次遮蔽电极；     18”～第二次遮蔽电极；

20～第二数据线；           22～第二绝缘层；

24～像素电极；             26～第一数据线末端；

28～扫描线；               30～栅极；

32～源极；                 34～漏极；

36～薄膜晶体管；           38～储存电容；

40～通道层；               42～欧姆接触层；

44～半导体层；             46～第一开口；

48～第二开口。

具体实施方式

以下以图2A及2B说明本发明的像素结构。图2A为本发明像素结构的上视图，图2B为图2A分别沿A-A’、B-B’及C-C’等剖面线切割所得的剖面示意图。请同时参阅图2A及2B，像素结构10包括一基板12、一第一数据线14、一第一绝缘层16、一遮蔽电极18、一第二数据线20、一第二绝缘层22以及一像素电极24。

具有一末端26的第一数据线14形成于基板12上。第一绝缘层16覆盖第一数据线14，而露出第一数据线14的部分末端26。遮蔽电极18设置于第一绝缘层16上，并与第一数据线14部分重迭。第二数据线20形成于第一绝缘层16上，并与露出的第一数据线末端26电性连接。第二绝缘层22覆盖遮蔽电极18与第二数据线20。像素电极24形成于第二绝缘层22上，并与遮蔽电极18部分重迭。

接下来，针对上述像素结构的布局及各器件间的连接关系作更详细说明，请参阅图2A。像素结构10更包括一扫描线28，形成于基板12上，且与第二数据线20相交。像素结构10更包括一具有一栅极30、一源极32与一漏极34的薄膜晶体管36。栅极30与扫描线28电性连接，源极32与第二数据线20电性连接，漏极34与像素电极24电性连接。由图中可看出，遮蔽电极18包含沿一第一方向跨越第一数据线14的一第一次遮蔽电极18’以及沿一第二方向跨越扫描线28的一第二次遮蔽电极18”，使遮蔽电极18在基板12上呈现网状分布。此外，像素结构10中的扫描线28与第一数据线14为同一金属层所构成。遮蔽电极18、第二数据线20、源极32与漏极34为同一金属层所构成。

本发明采用二维(two dimensions)网状结构的遮蔽电极配置，除了在电位上具有较佳的均匀值(uniformity)外，亦可避免原一维方向的遮蔽电极在发生断线或短路时，由于储存电位不足而产生的弱谱线(weak line)现象。

遮蔽电极18与第一数据线14重迭的区域位于像素电极24与第一数据线14之间，此重迭区域可遮蔽从第一数据线14产生的电场。另遮蔽电极18与像素电极24重迭的区域可形成一储存电容38，如图2B所示。

本发明像素结构在不增加额外金属导电膜与绝缘层的情况下，将原本数据线在遮蔽电极与像素电极之间的结构，改变为遮蔽电极在数据线与像素电极之间。除了降低成本与增加产出速度外，亦可有效减低数据线电场产生的杂散电容效应，增大开口率，并增加储存电容，而得到较佳的像素显示质量。

图3A～3G为本发明像素结构制造方法的剖面示意图，其揭露图2A沿A-A’、B-B’及C-C’剖面线切割处的制造过程。因此，可同时对照图2A，以更了解此像素结构的布局及各器件间的连接关系。

首先，请参阅图3A，形成一第一金属层11于一基板12上。

之后，请参阅图3B，图案化第一金属层11，以形成一扫描线28与一第一数据线14于基板12上。扫描线28沿一第一方向延伸(请参阅图2A)，第一数据线14沿一第二方向延伸(请参阅图2A)，第一数据线14具有一末端26。

接着，请参阅图3C，形成一第一绝缘层16于基板12上，并覆盖扫描线28及第一数据线14，之后，形成一通道层40于第一绝缘层16上，接着，形成一欧姆接触层42于信道层40上，信道层40与欧姆接触层42构成一半导体层，之后，图案化半导体层，以形成一半导体图层44。

接着，请参阅图3D，定义一第一开口46，以露出第一数据线14的末端26。

之后，请参阅图3E，形成一第二金属层(未图示)于第一绝缘层16上，并覆盖半导体层44，接着，定义第二金属层，以形成一遮蔽电极18与一第二数据线20于第一绝缘层16上，以及形成一源极32与一漏极34于半导体层44上。半导体层44藉由欧姆接触层42与源极32与漏极34接触。遮蔽电极18与第一数据线14部分重迭，第二数据线20藉由第一开口46与第一数据线14的末端26电性连接。

接着，请参阅图3F，覆盖一第二绝缘层22于遮蔽电极18、第二数据线20、源极32与漏极34，之后，定义一第二开口48，以露出漏极34。

最后，请参阅图3G，形成一像素电极24于第二绝缘层22上。像素电极24藉由第二开口48与漏极34电性连接，且与遮蔽电极18部分重迭。

图4A～4F为本发明另一像素结构制造方法的剖面示意图，其揭露图2AA-A’、B-B’及C-C’剖面线切割处的制造过程。因此，可同时对照第2A图，以更了解此像素结构的布局及各器件间的连接关系。

首先，请参阅图4A，形成一第一金属层11于一基板12上。

之后，请参阅图4B，图案化第一金属层11，以形成一扫描线28与一第一数据线14于基板12上。扫描线28沿一第一方向延伸(请参阅图2A)，第一数据线14沿一第二方向延伸(请参阅图2A)，第一数据线14具有一末端26。

接着，请参阅图4C，形成一第一绝缘层16于基板12上，并覆盖扫描线28及第一数据线14，之后，形成一通道层40于第一绝缘层16上，接着，形成一欧姆接触层42于信道层40上，信道层40与欧姆接触层42构成一半导体层44’，之后，定义一第一开口46，以露出第一数据线14的末端26。图4C与图3C的差异在于，图3C的半导体层44于形成后，即进行图案化，而4C图中的半导体层44则是待后续制作遮蔽电极、第二数据线、源极与漏极的同时进行图案化。

接着，请参阅图4D，形成一第二金属层(未图示)于半导体层44’上，之后，以一半调型(half-tone)或灰调型(gray-tone)光罩定义第二金属层与半导体层44’，以形成一半导体图层44、一遮蔽电极18、一第二数据线20、一源极32与一漏极34于半导体图层44上。半导体图层44藉由欧姆接触层42与源极32与漏极34接触。遮蔽电极18与第一数据线14部分重迭，第二数据线20藉由第一开口46与第一数据线14的末端26电性连接。

之后，请参阅图4E，覆盖一第二绝缘层22于遮蔽电极18、第二数据线20、源极32与漏极34，接着，定义一第二开口48，以露出漏极34。

最后，请参阅图4F，形成一像素电极24于第二绝缘层22上。像素电极24藉由第二开口48与漏极34电性连接，且与遮蔽电极18部分重迭。

综上所述，本发明将遮蔽电极作到数据线的上方，可以利用遮蔽电极屏蔽数据线的电场效应；同时，遮蔽电极与像素相重迭的部分可以构成储存电容。如此可以有效的增加开口率，并且因少用一层绝缘层做储存电容的夹层，所以可以得到更大的储存电容值。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种像素结构，其特征在于，包括：

一基板；

一第一数据线，形成于该基板上，该第一数据线具有一末端；

一第一绝缘层，覆盖该第一数据线，露出该第一数据线的部分末端；

一遮蔽电极，设置于该第一绝缘层上，并与该第一数据线部分重迭；

一第二数据线，形成于该第一绝缘层上，并与露出的该第一数据线末端电性连接；

一第二绝缘层，覆盖该遮蔽电极与该第二数据线；以及

一像素电极，形成于该第二绝缘层上，并与该遮蔽电极部分重迭。

2.根据权利要求1所述的像素结构，其特征在于，其中该遮蔽电极与该第一数据线重迭的区域是位于该像素电极与该第一数据线之间。

3.根据权利要求1所述的像素结构，其特征在于，其中该遮蔽电极与该第一数据线重迭的区域是遮蔽该第一数据线的电场。

4.根据权利要求1所述的像素结构，其特征在于，其中该遮蔽电极与该像素电极重迭的区域形成有一储存电容。

5根据权利要求1所述的像素结构，其特征在于，还包括一扫描线，形成于该基板上，且与该第二数据线相交。

6.根据权利要求5所述的像素结构，其特征在于，其中该扫描线与该第一数据线系由同一金属层所构成。

7.根据权利要求5所述的像素结构，其特征在于，更包括一薄膜晶体管，该薄膜晶体管具有一栅极、一源极与一漏极，该栅极电性连接于该扫描线，该源极电性连接于该第二数据线，该漏极电性连接于该像素电极。

8.根据权利要求7所述的像素结构，其特征在于，其中该遮蔽电极、该第二数据线、该源极与该漏极是由同一金属层所构成。

9.根据权利要求5所述的像素结构，其特征在于，其中该遮蔽电极包含沿一第一方向跨越该第一数据线的一第一次遮蔽电极与沿一第二方向跨越该扫描线的一第二次遮蔽电极。

10.根据权利要求9所述的像素结构，其特征在于，其中该遮蔽电极呈网状分布。

11.一种像素结构的制造方法，其特征在于，包括：

提供一基板；

形成一扫描线与一第一数据线于该基板上，其中该扫描线沿一第一方向设置，该第一数据线沿一第二方向设置；

形成一第一绝缘层于该基板上，并覆盖该扫描线及该第一数据线；

形成一半导体图层于该第一绝缘层上；

形成一遮蔽电极与一第二数据线于该第一绝缘层上以及形成一源极与一漏极于该半导体图层上，其中该遮蔽电极与该第一数据线部分重迭，该第二数据线与该第一数据线的末端电性连接；

覆盖一第二绝缘层于该遮蔽电极、该第二数据线、该源极与该漏极；

定义一开口，以露出该漏极；以及

形成一像素电极于该第二绝缘层上，其中该像素电极是藉由该开口与该漏极电性连接，且与该遮蔽电极部分重迭。

12.根据权利要求11所述的像素结构的制造方法，其特征在于，还包括定义另一开口，以露出该第一数据线的末端，使该第二数据线藉由该另一开口与该第一数据线的末端电性连接。

13.根据权利要求11所述的像素结构的制造方法，其特征在于，其中形成该扫描线与该第一数据线的步骤包括：

形成一第一金属层于该基板上；以及

图案化该第一金属层，以形成该扫描线与该第一数据线。

14.根据权利要求11所述的像素结构的制造方法，其特征在于，其中形成该半导体图层、该遮蔽电极与该第二数据线于该第一绝缘层上以及形成该源极与该漏极于该半导体图层上的步骤包括：

形成一半导体层于该第一绝缘层上；

形成一第二金属层于该半导体层上；以及

以半调型或灰调型光罩定义该第二金属层与该半导体层，以形成该半导体图层、该遮蔽电极、该第二数据线、以及该源极与该漏极。

15.根据权利要求11所述的像素结构的制造方法，其特征在于，其中形成该半导体图层的步骤包括：

形成一通道层于该第一绝缘层上；以及

形成一欧姆接触层，于该通道层上。

16.根据权利要求15所述的像素结构的制造方法，其特征在于，其中该欧姆接触层与该源极和该漏极接触。

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