CN1956333B - 占空比校正电路、时钟脉冲生成电路及其相关装置和方法 - Google Patents
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Abstract
本发明提供了半导体器件和生成时钟信号的方法，其中，锁相环(PLL)或延迟锁定环(DLL)包含占空比校正电路(DCC)，占空比校正电路(DCC)含有共享电荷泵和多个放大部分。多个放大部分生成内部时钟信号。共享电荷泵响应内部时钟信号，调整控制信号VC的电压电平，和将控制信号VC提供给每个放大部分。
Description
技术领域
本发明涉及时钟脉冲生成电路和生成时钟信号的方法。更具体地说，本发明涉及占空比校正电路、使用它的时钟脉冲生成电路及其利用它们生成时钟信号的方法。
背景技术
应用时钟脉冲生成电路的半导体器件往往包括锁相环(PLL)电路或延迟锁定环(DLL)电路。传统PLL包含生成相对高频内部时钟信号的压控振荡器(VCO)和至少包含一对放大部分和相应电荷泵的占空比(duty cycle)校正电路(DCC)。另一方面，传统DLL包含压控延迟线(VCDL)和同样至少包含一对放大部分和相应电荷泵的DCC。
参照图1，传统PLL电路100包括相位检测器(PD)110、电荷泵(CP)120、环路滤波器(LP)130、压控振荡器(VCO)140、分频器(DIV)160和占空比校正(DCC)电路150。
在工作期间，PD 110响应外部时钟信号(INS)与反馈时钟信号(FEEDS)之间的相差，生成控制信号，并且将控制信号提供给CP 120。控制信号包含UP信号和DN信号(未示出)。当INS的相位超前反馈时钟信号的相位时，PD110被激活，并生成激活UP信号。相反，当INS的相位滞后FEEDS的相位时，PD 110生成激活DN信号。CP 120和LP 130响应激活的UP信号，提高控制电压(VC)的电平，并响应激活DN信号来降低VC的电平。将控制电压输入VCO 140中。
VCO 140生成被DCC 150接收的两个中间时钟信号CLK和CLKB。CLK与CLKB之间的相差约180°。DCC消除存在于中间时钟信号CLK和CKLB每一个中的占空比误差，并生成保持正常占空比(50％∶50％)的第一内部时钟信号CCLKB和CCLK。CCLKB与CCLK之间的相差也是约180°。
DIV 160接收第一内部时钟信号之一(在图1的例子中，是CCLK)，然后，输出频率等于INS的频率的分时钟信号FEEDS。也就是说，为了获得频率比
外部时钟信号INS高的第一内部时钟信号CCLKB和CCLK，在PLL中配备了DIV160。另一方面，当PLL不含像DIV 160那样的分频器(divider)时，第一内部时钟信号CCLKB和CCLK的频率等于外部时钟信号INS的频率。
参照图2，除了相位检测器(PD)210、电荷泵(CP)220、环路滤波器(LP)230和占空比校正(DCC)电路250之外，传统DLL电路200还包括VCDL240，而不包括PLL 100的VCO 140。
在工作期间，VCDL 240响应电荷泵CP 220和LP 230(它一般由低通滤波器组成)的输出信号，从外部时钟信号INS中生成延迟了预定时间的中间时钟信号CLKB和CLK。然后，DCC 250在消除了可能存在于中间时钟信号CLK和CKLB每一个中的占空比误差之后，生成保持正常占空比的第一内部时钟信号CCLKB和CCLK。
下面参照图3，更详细地描述传统DCC电路150和250。DCC 150和250可以像图3所示那样，接收相差约180°的差分时钟信号CLK和CLKB(将参照图4作进一步描述)，还可以接收单端时钟信号(将参照图5作进一步描述)。在差分时钟信号的情况下，响应从DCC电路的电荷泵CP 320生成的控制信号VC和VCB，校正中间时钟信号CLK和CLKB的占空比误差。CP 320响应信号CCLK和CCLKB，调整控制信号VC和VCB的电压值，以便放大部分(AP)310根据VC和VCB每一个的电压值调整信号CLK和CLKB的占空比，以输出保持正常占空比(50％∶50％)的第一内部时钟信号CCLK和CCLKB。
参照图12A，当中间时钟信号CLK/CLKB不含占空比误差时，第一内部时钟信号CCLK/CCLKB也不含占空比误差。因此，在所有时钟周期的每个间隔上，控制信号VC在一个时钟周期内的平均电压保持不变。
参照图13A，当中间时钟信号CLK/CLKB含有占空比误差时，第一内部时钟信号CCLK/CCLKB也含有占空比误差。于是，DCC电路150和250的CP 320起调整控制信号VC的电压电平，以便控制AP 310校正时钟信号的占空比误差的作用。如图所示，在通过DCC电路的操作使CCLK/CCLKB恢复到正常占空比之前，控制信号VC在一个时钟周期内的平均电压随每个间隔而异。
参照图4，VCO 410输出两对差分时钟信号CLK1/CLKB1和CLK2/CLKB2。在这种情况下，如方框420a和420b所示，DCC 400包含与放大部分(AP)425a和425b一一对应排列的两个电荷泵(CP)430a和430b，以校正这两对差分时钟信号中的每一个的占空比。虽然图4例示了PLL电路中VCO 410与
DCC 400之间的关系，但本领域的普通技术人员应该识别到，在取代VCO 410使用VCDL的DLL电路中，也存在VCDL与DCC之间的类似安排。
参照图5，VCO 510输出四个单端时钟信号CLK1、CLK2、CLK3和CLK4。在这种情况下，如方框520a、520b、520c和520d所示，DCC 500包含与放大部分(AP)525a、525b、525c和525d一一对应排列的四个电荷泵(CP)530a、530b、530c和530d，以便校正四个单端时钟信号中的每一个的占空比误差。响应CP 530a、530b、530c和530d生成的控制信号VC1、VC2、VC 3和VC4，分别校正从中间时钟信号CLK1、CLK2、CLK3和CLK4的占空比误差，CP530a、530b、530c和530d响应信号CCLK1、CCLK2、CCLK3和CCLK4，调整控制信号VC1、VC2、VC3和VC4的电压值，以便AP 525a、525b、525c和525d根据VC1、VC2、VC3和VC4每一个的电压值，分别调整信号CLK1、CLK2、CLK3和CLK4的占空比，输出占空比得到校正的第一内部时钟信号CCLK1、CCLK2、CCLK3和CCLK4。
与图4的情况一样，虽然图5例示了PLL电路中VCO 510与DCC 500之间的关系，但本领域的普通技术人员应该识别到，在取代VCO 510使用VCDL的DLL电路中，也存在VCDL与DCC之间的类似安排。
从前面的描述中可以看出，在传统时钟脉冲生成电路中，用于占空比校正的电荷泵与接收中间时钟信号和生成内部时钟信号中的每一个放大部分相对应地排列着。传统半导体器件的占空比校正电路中所需的多个电荷泵导致高的功耗和需要大的芯片区。
发明内容
于是，需要一种时钟脉冲生成电路更紧凑和使功耗降低的改进数字电路。
本发明的一个方面至少解决了上述的问题和/或缺点，和至少提供了如下所述的优点。于是，本发明的一个方面至少促进使用时钟脉冲生成电路的像存储器件那样的半导体器件中的功耗降低和芯片尺寸缩小。
本发明的一些示范性实施例提供了时钟脉冲生成电路和生成时钟信号的方法，其中，DCC包含多个放大部分，用于生成第一内部时钟信号；和至少一个共享电荷泵，用于响应第一内部时钟信号，调整控制信号VC的电压电平，和将控制信号VC提供给每个放大部分。
根据本发明的一个示范性实施例，占空比校正电路可配置成用在时钟脉
冲生成电路中，和包含第一放大电路，被配置成接收第一对中间差分时钟信号，并输出第一对内部时钟信号；第二放大电路，被配置成接收第二对中间差分时钟信号，并输出第二对内部时钟信号；和第二电荷泵，被配置成接收第一和第二对内部时钟信号，并且根据第一和第二对内部时钟信号输出第二控制信号。第一和第二放大电路分别基于所述第二控制信号调整第一和第二对中间差分时钟信号的占空比。
根据本发明的另一个示范性实施例，占空比校正电路可配置成用在时钟脉冲生成电路中，和包含第一放大电路，被配置成接收第一中间单端时钟信号，并输出第一内部时钟信号；第二放大电路，被配置成接收第二中间单端时钟信号，并输出第二内部时钟信号；和第二电荷泵，被配置成接收第一和第二内部时钟信号，并且根据第一和第二内部时钟信号输出第一压控信号。第一和第二放大电路响应第一压控信号，分别调整第一和第二中间单端时钟信号的占空比。
根据本发明的又一个示范性实施例，生成时钟信号的方法包含生成第一和第二对中间差分时钟信号；将第一对中间差分时钟信号输入第一放大电路中，以便生成第一对内部时钟信号；将第二对中间差分时钟信号输入第二放大电路中，以便生成第二对内部时钟信号；将第一和第二对内部时钟信号输入第二电荷泵中，以便根据第一和第二对内部时钟信号生成第二控制信号；和将第二控制信号输入第一和第二放大电路的至少一个中，以便分别调整第一和第二对中间差分时钟信号的占空比。
根据本发明的又一个示范性实施例，生成时钟信号的方法包含生成第一和第二中间单端时钟信号；将第一中间单端时钟信号输入第一放大电路中，以便生成第一内部时钟信号；将第二中间单端时钟信号输入第二放大电路中，以便生成第二内部时钟信号；将第一和第二内部时钟信号输入第二电荷泵中，以便根据第一和第二内部时钟信号生成第二控制信号；和将第二控制信号输入第一和第二放大电路的至少一个中，以便分别调整第一和第二中间单端时钟信号的占空比。
根据本发明的又一个示范性实施例，电荷泵电路包含第一输入端，被配置成从第一放大电路接收第一内部时钟信号；第二输入端，被配置成从第二放大电路接收第二内部时钟信号；和输出端，被配置成将控制信号发送到第一和第二放大电路的至少一个。控制信号基于第一和第二内部时钟信号。
根据本发明的又一个示范性实施例，在时钟脉冲生成电路中校正占空比的方法包含将第一内部时钟信号从第一放大电路输出到电荷泵；将第二内部时钟信号从第二放大电路输出到电荷泵电路；根据第一和第二内部时钟信号生成控制信号；和将控制信号从电荷泵发送到第一和第二放大电路的至少一个。
附图说明
通过结合附图对本发明的实施例进行如下描述，本发明的一些实施例的上述和其它目的、特征和优点将更加清楚，在附图中：
图1是示出传统锁相环(PLL)电路的配置的方框图；
图2是示出传统延迟锁定环(PLL)电路的配置的方框图；
图3是示出可以应用在图1的PLL中或图2的DLL中的传统占空比校正(DCC)电路的配置的方框图；
图4是示出处理差分时钟信号的传统DCC电路的互连的方框图；
图5是示出处理单端时钟信号的传统DCC电路的互连的方框图；
图6是示出根据本发明一个示范性实施例的时钟脉冲生成电路的示范性实现的方框图；
图7是示出根据本发明一个示范性实施例的电荷泵的示范性实现的电路图；
图8是示出根据本发明一个示范性实施例的放大部分的示范性实现的电路图；
图9是示出根据本发明一个示范性实施例的电荷泵的另一种示范性实现的电路图；
图10是示出根据本发明另一个示范性实施例的时钟脉冲生成电路的示范性实现的方框图；
图11A是示出根据本发明另一个示范性实施例的放大部分的示范性实现的电路图；
图11B是示出根据本发明另一个示范性实施例的电荷泵的示范性实现的电路图；
图12A是例示传统时钟脉冲生成电路中第一内部时钟信号的正常占空比的时序图；
图12B是例示根据本发明一个实施例的时钟脉冲生成电路中第一内部时
钟信号的正常占空比的时序图；
图13A是例示传统时钟脉冲生成电路中第一内部时钟信号的异常占空比的时序图；
图13B是例示根据本发明一个实施例的时钟脉冲生成电路中第一内部时钟信号的异常占空比的时序图；
图14是示出根据本发明另一个示范性实施例的PLL电路的示范性实现的电路图；
图15是示出根据本发明又一个示范性实施例的DLL电路的示范性实现的电路图；和
图16是示出根据本发明又一个示范性实施例的存储器件的示范性实现的电路图。
在所有附图中，相应的附图标号应该理解为表示相同的元件、特征和结构。
具体实施方式
提供诸如详细结构和元件之类定义在如下描述中的内容是为了帮助人们更全面地了解本发明的实施例。于是，本领域的普通技术人员应该识别到，可以对这里所述的实施例作各种各样的改变和修改，而不偏离本发明的范围和精神。此外，为了简洁起见，省略对众所周知功能和结构的描述。
参照图6，根据本发明一个示范性实施例的半导体器件600包含时钟脉冲生成电路610和占空比校正电路DCC 620。在一种示范性实现中，可以应用PLL，在这种情况下，时钟脉冲生成电路610可以用VCO实现。在另一种示范性实现中，可以应用DLL，在这种情况下，时钟脉冲生成电路610可以用VCDL实现。
如图6所示，用共享电荷泵CP 630(取代如，例如，图4所示的传统DCC电路的独立电荷泵)实现根据本发明一个示范性实施例的DCC电路620，以便补偿中间差分时钟信号CLK1/CLKB1和CLK2/CLKB2中每一个的占空比误差。于是，与传统安排相比，可以缩小芯片区，降低DCC的电荷泵引起的功耗。DCC电路的共享CP响应信号CCLK1/CCLKB1和CCLK2/CCLKB2的占空比平均值控制VC/VCB的电压值。由共享CP输出到AP 625a的VC/VCB可以与输出到AP 625b的VC/VCB相同，也可以与输出到AP 625b的VC/VCB不同。
参照图7，在本发明的一种示范性实现中，共享CP 630包含输出部分710和输入驱动器720。如图7所示，输出部分710包含第一电流源IS1、第二电流源IS2和与节点NO和NOB连接的电容元件C。这里，电容元件C起低通滤波器的作用。输入驱动器720包含驱动源ISD，驱动源ISD在节点NC上与晶体管ITR1和ITR2和晶体管ITRB1和ITRB2连接，晶体管ITR1和ITR2的每一个接收输入信号CCLK1和CCLK2之一，和晶体管ITRB1和ITRB2的每一个接收输入信号CCLKB1和CCLKB2之一。
参照图9，在本发明的另一种示范性实现中，共享CP 630包含输出部分910和输入驱动器920。与图7的安排不同，这里，输入驱动器920包含两个驱动电流源。第一驱动电流源ISD1在节点NC1上与晶体管ITR1和ITRB1连接，而第二驱动电流源ISD2在节点NC2上与晶体管ITR2和ITRB2连接。
参照图8，在本发明的一种示范性实现中，AP 625a(和/或AP 625b)包含配置成如图所示的加载部分810和控制部分820。也就是说，在ATR2/ATR1上接收中间时钟信号CLK1/CLKB1，其中ATR2/ATR1在NCA1上与第一驱动电流源ISD1连接。另一方面，在ATR4/ATR3上接收由共享CP输出的VC/VCB，其中ATR4/ATR3在NCA2上与第二驱动电流源ISD2连接。在节点NAOB/NOA上输出信号CCLK1/CCLKB1。
下面参照图12B和13B，描述根据本发明一个实施例生成控制信号的方法的例子。
如图12B所示，当中间时钟信号CLK1/CLKB1和CLK2/CLKB2不含占空比误差时，第一内部时钟信号CCLK1/CCLKB1和CCLK2/CCLKB2也不含占空比误差。
在图12B的间隔A中，与节点NO有关的时钟信号CCLK1和与节点NOB有关的时钟信号CCLKB2都是高电平。因此，在节点NO上的电压降与在节点NOB上的电压降相同。于是，VC电压电平保持不变。
在图12B的间隔B中，只有与节点NO有关的两个时钟信号CCLK1和CCLK2是高电平，从而由于附加激活晶体管(ITR2)，而在节点NO上出现附加电压降，而因为处在节点NOB上的所有晶体管都截止，所以在节点NOB上电压升高。因此，VC电压电平像所示那样下降。
在图12B的间隔C中，与节点NO有关的时钟信号CCLK2和与节点NOB有关的时钟信号CCLKB1都是高电平。因此，在节点NO上的电压降与在节点NOB
上的电压降相同。于是，VC电压电平保持不变。
在图12B的间隔D中，只有与节点NOB有关的两个时钟信号CCLKB1和CCLKB2是高电平，从而由于附加激活晶体管(ITRB2)，而在节点NOB上出现附加电压降，而因为处在节点NO上的所有晶体管都截止，所以在节点NO上电压升高。因此，VC电压电平像所示那样上升。
如图12B所示，因为在中间时钟信号中不存在占空比误差，所以平均VC电压电平从一个间隔到下一个间隔是相同的。于是，DCC不需要对占空比误差加以调整。如图12B所示，与图12A的传统DCC的压控信号VC的起伏相比，根据本发明一种示范性实现的压控信号VC的起伏也下降了。
如图13B所示，当中间时钟信号CLK1/CLKB1和CLK2/CLKB2含有占空比误差时，第一内部时钟信号CCLK1/CCLKB1和CCLK2/CCLKB2也含有占空比误差。
在图13B的间隔A中，与节点NO有关的时钟信号CCLK1和与节点NOB有关的时钟信号CCLKB2都是高电平。因此，在节点NO上的电压降与在节点NOB上的电压降相同。于是，VC电压电平保持不变。
在图13B的间隔B中，只有与节点NO有关的两个时钟信号CCLK1和CCLK2是高电平，从而由于附加激活晶体管(ITR2)，在节点NO上出现附加电压降，而因为处在节点NOB上的所有晶体管都截止，所以在节点NOB上电压升高。因此，VC电压电平像所示那样下降。
在图13B的间隔C中，与节点NO有关的时钟信号CCLK2和与节点NOB有关的时钟信号CCLKB1都是高电平。因此，在节点NO上的电压降与在节点NOB上的电压降相同。于是，VC电压电平保持不变。
在图13B的间隔D中，只有与节点NOB有关的两个时钟信号CCLKB1和CCLKB2是高电平，从而由于附加激活晶体管(ITRB2)，在节点NOB上出现附加电压降，而因为处在节点NO上的所有晶体管都截止，所以在节点NO上电压升高。因此，VC电压电平像所示那样上升。在一种示范性实现中，VC电压在间隔D上的长时间内升高，而在间隔B上的短时间内下降。
如图13B所示，因为在中间时钟信号中存在占空比误差，所以平均VC电压电平从一个间隔到下一个间隔是不同的。也就是说，在图13B的例子中，在基本上消除存在于中间时钟信号之中的占空比误差之前，VC电压的平均值从一个时钟周期到下一个时钟周期轻微增加。
在根据本发明一种示范性实现的占空比误差校正期间，在CCLK的高电平间隔最终与CCLK的低电平间隔相同之前，平均VC电压逐渐增大，使CCLK的高电平间隔变得更长。
参照图10，根据本发明另一个示范性实施例的半导体器件1000包含时钟脉冲生成电路1010。在一种示范性实现中，可以应用PLL，在这种情况下，时钟脉冲生成电路1010可以用VCO实现。在另一种示范性实现中，可以应用DLL，在这种情况下，时钟脉冲生成电路1010可以用VCDL实现。
如图10所示，用共享电荷泵CP 1030(取代如，例如，图5所示的传统DCC电路的独立电荷泵)实现根据本发明另一个示范性实施例的DCC电路1020，以便补偿中间单端时钟信号CLK1、CLK2、CLK3和CLK4每一个的占空比误差。于是，与传统安排相比，可以缩小芯片区，降低DCC的电荷泵引起的功耗。DCC电路的共享CP响应信号CCLK1、CCLK2、CCLK3和CCLK4的占空比的平均值控制VC的电压值。共享CP将VC输出到AP 1025a、1025b、1025c和1025d。
参照图11A，在本发明的一种示范性实现中，AP 1025a(以及AP 1025b、1025c和1025d的任何一个或全部)包含接收中间单端时钟信号CLK1和输出第一内部时钟信号CCLK1的晶体管SATR2/SATR3。晶体管SATR2/SATR3分别由晶体管SATR1/SATR4驱动，晶体管SATR1/SATR4接收共享CP输出的控制信号VC。
参照图11B，在本发明的一种示范性实现中，共享CP 1030包含输出部分110和含有四对晶体管PTR1/NTR1、PTR2/NTR2、PTR3/NTR3和PTR4/NTR4的输入驱动器，四对晶体管PTR1/NTR1、PTR2/NTR2、PTR3/NTR3和PTR4/NTR4在公共节点N1上与第一电流源IS1连接，和在公共节点N2上与第二电流源IS2连接。晶体管对PTR1/NTR1、PTR2/NTR2、PTR3/NTR3和PTR4/NTR4被配置成接收信号CCLK1、CCLK2、CCLK3和CCLK4，和在节点NOS上生成共享输出。输出部分110包含放大器1115。放大器1115被配置成接收参考电压VREF和节点NOS的输出，作为它的输入，并且输出压控信号VC。
在工作期间，可以响应压控信号VC的电压值调整CLK1的占空比误差，以便输出保持正常占空比(50％∶50％)的第一内部时钟信号CCLK1。例如，如果CLK1的高电平间隔比CLK1的低电平间隔长，VC的电压值就相对较高(从图11B的示范性电荷泵电路1030的电路图中可以看出)，因此，晶体管SATR4
的驱动能力就比晶体管SATR1的驱动能力高得多。因此，CCLK1的高电平间隔比前一阶段短，而CCLK1的低电平间隔比前一阶段长。
参照图14，本发明的另一个示范性实施例提供了内含占空比校正(DCC)电路1450的PLL电路1400，DCC电路1450包含可以配置成如图6-9所示那样的AP 1455a和1455b和共享第二CP 1460。在如图14所示的示范性实现中，PLL电路1400包含相位检测器(PD)1410、第一电荷泵(CP)1420、环路滤波器(LP)1430、压控振荡器(VCO)1440、分频器(DIV)1470和DCC电路1450。VCO 1440将两对差分时钟信号CLK1/CLKB1和CLK2/CLKB2输出到DCC电路1450。
在另一种示范性实现中，可以将VCO 1450配置成输出多个单端时钟信号，在这种情况下，可以相应地配置DCC电路1450(参见，例如，图10、11A和11B)。在PLL 1400的又一种示范性实现中，外部时钟信号INS与像CCLK2那样的第一内部时钟信号之一联锁。
参照图15，本发明的另一个示范性实施例提供了内含占空比校正(DCC)电路1550的DLL电路1500，DCC电路1550包含可以配置成如图6-9所示那样的AP 1555a和1555b和共享第二CP 1560。在如图15所示的示范性实现中，DLL电路1500包含相位检测器(PD)1510、第一电荷泵(CP)1520、环路滤波器(LP)1530、压控延迟线(VCDL)1540和DCC电路1550。VCDL 1540将两对差分时钟信号CLK1/CLKB1和CLK2/CLKB2输出到DCC电路1450。DLL1500包含将外部时钟信号延迟预定时间和输出在相邻时钟信号之间存在不变相差(90°相差)的多个中间时钟信号的VCDL 1540(取代如图14所示的PLL1400的VCO 1440)。
在另一种示范性实现中，可以将VCLD 1550配置成输出多个单端时钟信号，在这种情况下，可以相应地配置DCC电路1550(参见，例如，图10、11A和11B)。在DLL 1500的又一种示范性实现中，外部时钟信号INS与像CCLK2那样的第一内部时钟信号之一联锁。
参照图16，本发明的另一个示范性实施例提供了存储器件1600，存储器件1600包含输入/输出部分1610、存储单元阵列1620、地址解码器1630、命令解码器1640和时钟脉冲生成电路1650。如相应图1-11所示，时钟脉冲生成电路可以包含实现含有共享CP的DCC电路的PLL电路(如，例如，图14所示)或DLL电路(如，例如，图15所示)。
虽然通过参照本发明的一些示范性实施例已经图示和描述了本发明，但本领域的普通技术人员应该明白，可以在形式和细节上对这些实施例作各种各样改变，而不偏离如所附权利要求书及其等效物限定的本发明的精神和范围。
Claims (30)
1.一种可配置成用在时钟脉冲生成电路中的占空比校正电路，该占空比校正电路包含：
第一放大电路，被配置成接收第一对中间差分时钟信号，并输出第一对内部时钟信号；
第二放大电路，被配置成接收第二对中间差分时钟信号，并输出第二对内部时钟信号；和
第二电荷泵，被配置成接收第一和第二对内部时钟信号，并且根据第一和第二对内部时钟信号输出第二控制信号；
其中，第一和第二放大电路分别基于所述第二控制信号调整第一和第二对中间差分时钟信号的占空比。
2.根据权利要求1所述的占空比校正电路，其中，第一和第二对内部时钟信号的占空比的校正基于第二控制信号。
3.根据权利要求1所述的占空比校正电路，其中，第二控制信号包含第一和第二压控信号，并且第二电荷泵包含：
输出部分，含有输出第一压控信号的第一节点和输出第二压控信号的第二节点；
输入驱动器，被配置成接收第一和第二对内部时钟信号，并且根据内部时钟信号，在第一和第二节点上分别输出第一和第二控制信号；和
电容元件，被配置成与第一和第二节点连接。
4.根据权利要求3所述的占空比校正电路，其中，电容元件被配置成在第一压控信号和第二压控信号之间维持不变的电压差。
5.根据权利要求4所述的占空比校正电路，其中，电容元件包含连接在第一和第二节点之间的电容器。
6.根据权利要求3所述的占空比校正电路，其中，输入驱动器包含：
第一对晶体管元件，被配置成分别接收第一对内部时钟信号的第一内部时钟信号和第二对内部时钟信号的第三内部时钟信号，并且在第一节点上输出第一压控信号；和
第二对晶体管元件，被配置成分别接收第一对内部时钟信号的第二内部时钟信号和第二对内部时钟信号的第四内部时钟信号，并且在第二节点上输出第二压控信号。
7.根据权利要求3所述的占空比校正电路，其中，第二电荷泵进一步包含：
连接在第一节点上的第一电流源；和
连接在第二节点上的第二电流源。
8.根据权利要求3所述的占空比校正电路，其中，第二电荷泵进一步包含与输入驱动器连接的第一驱动电流源。
9.根据权利要求8所述的占空比校正电路，其中，输入驱动器包含：
第一对晶体管元件，被配置成分别接收第一对内部时钟信号的第一内部时钟信号和第二对内部时钟信号的第三内部时钟信号，并且在第一节点上输出第一压控信号；和
第二对晶体管元件，被配置成分别接收第一对内部时钟信号的第二内部时钟信号和第二对内部时钟信号的第四内部时钟信号，并且在第二节点上输出第二压控信号，
其中，第一驱动电流源在第三节点上与第一和第二对晶体管元件连接，从而使第一驱动电流源驱动第一和第二对晶体管元件。
10.根据权利要求8所述的占空比校正电路，其中，第二电荷泵进一步包含与输入驱动器连接的第二驱动电流源。
11.根据权利要求10所述的占空比校正电路，其中，输入驱动器包含：
第一晶体管元件，被配置成接收第一对内部时钟信号的第一内部时钟信号；
第二晶体管元件，被配置成接收第二对内部时钟信号的第三内部时钟信号，其中，第一和第二晶体管元件被配置成在第一节点上输出第一压控信号；
第三晶体管元件，被配置成接收第一对内部时钟信号的第二内部时钟信号；和
第四晶体管元件，被配置成接收第二对内部时钟信号的第四内部时钟信号，其中，第三和第四晶体管元件被配置成在第二节点上输出第二压控信号，
其中，第一驱动电流源在第三节点上与第一和第三晶体管元件连接，从而使第一驱动电流源驱动第一和第三晶体管元件，和
第二驱动电流源在第四节点上与第二和第四晶体管元件连接，从而使第二驱动电流源驱动第二和第四晶体管元件。
12.根据权利要求1所述的占空比校正电路，其中，第二控制信号包含第一和第二压控信号，和第一和第二放大部分的至少一个包含：
第一晶体管元件，被配置成接收一对中间差分时钟信号的第一中间差分时钟信号；
第二晶体管元件，被配置成接收一对中间差分时钟信号的第二中间差分时钟信号；
第三晶体管元件，被配置成接收第一压控信号；和
第四晶体管元件，被配置成接收第二压控信号，
其中，第一和第三晶体管元件被配置成在第一节点上输出一对内部时钟信号的第二内部时钟信号，而
第二和第四晶体管元件被配置成在第二节点上输出一对内部时钟信号的第一内部时钟信号。
13.根据权利要求12所述的占空比校正电路，其中，第一和第二放大部分的至少一个进一步包含：
第一驱动电流源，在第三节点上与第一和第二晶体管连接，从而使第一驱动电流源驱动第一和第二晶体管元件；和
第二驱动电流源，在第四节点上与第三和第四晶体管元件连接，从而使第二驱动电流源驱动第三和第四晶体管元件。
14.一种包含根据权利要求1所述的占空比校正电路的集成电路，该集成电路进一步包含输出第一和第二对中间差分时钟信号的时钟脉冲生成电路。
15.一种包含根据权利要求1所述的占空比校正电路的锁相环(PLL)电路，该PLL电路进一步包含：
相位检测器，被配置成接收外部时钟信号，并接收内部时钟信号之一，以输出第一控制信号；
第一电荷泵和环路滤波器，被配置成接收第一控制信号，并且根据第一控制信号输出控制电压；和
压控振荡器，被配置成接收控制电压，并输出第一和第二对中间差分时钟信号。
16.一种包含根据权利要求1所述的占空比校正电路的延迟锁定环(DLL)电路，该DLL电路进一步包含：
相位检测器，被配置成接收外部时钟信号，并且接收内部时钟信号之一，以输出第一控制信号；
第一电荷泵和环路滤波器，被配置成接收第一控制信号，并且根据第一控制信号输出控制电压；和
压控延迟线，被配置成接收控制电压，并输出第一和第二对中间差分时钟信号。
17.根据权利要求15所述的PLL，其中，外部时钟信号与内部时钟信号之一联锁。
18.根据权利要求16所述的DLL，其中，外部时钟信号与内部时钟信号之一联锁。
19.一种包含根据权利要求1所述的占空比校正电路的存储器件，该存储器件进一步包含：
存储单元阵列；
输入/输出电路，被配置成从/向存储单元阵列接收/输出数据信号；和
时钟脉冲生成电路，包含占空比校正电路，
其中，时钟脉冲生成电路被配置成接收外部时钟信号，和将第一和第二对内部时钟信号输出到输入/输出电路。
20.根据权利要求19所述的存储器件，进一步包含：
地址解码器，可操作地与存储单元阵列连接和被配置成接收地址信号；和
命令解码器，可操作地与输入/输出电路连接和被配置成接收命令信号。
21.一种可配置成用在时钟脉冲生成电路中的占空比校正电路，该占空比校正电路包含：
第一放大电路，被配置成接收第一中间单端时钟信号，并输出第一内部时钟信号；
第二放大电路，被配置成接收第二中间单端时钟信号，并输出第二内部时钟信号；和
第二电荷泵，被配置成接收第一和第二内部时钟信号，并且根据第一和第二内部时钟信号输出第一压控信号，
其中，第一和第二放大电路响应第一压控信号，分别调整第一和第二中间单端时钟信号的占空比。
22.根据权利要求21所述的占空比校正电路，其中，第二电荷泵包含：
输入驱动器，被配置成接收第一和第二内部时钟信号，并且根据第一和第二内部时钟信号，在第一节点上输出第一电压值；和
输出部分，被配置成接收第一节点上的第一电压值和参考电压值，并输出第一压控信号。
23.根据权利要求22所述的占空比校正电路，其中，输入驱动器包含：
第一对晶体管单元，被配置成接收第一内部时钟信号，并且在第一节点上输出第一电压值；和
第二对晶体管单元，被配置成接收第二内部时钟信号，并且在第一节点上输出第二电压值。
24.根据权利要求22所述的占空比校正电路，其中，第二电荷泵进一步包含：
连接在第二节点上的第一电流源；和
连接在第三节点上的第二电流源，
其中，第一对晶体管元件的第一晶体管元件和第二对晶体管元件的第三晶体管元件与第二节点连接，而
第一对晶体管元件的第二晶体管元件和第二对晶体管元件的第四晶体管元件与第三节点连接。
25.根据权利要求21所述的占空比校正电路，其中，第一和第二放大部分的至少一个包含：
第一和第四晶体管元件，被配置成接收第一压控信号；和
第二和第三晶体管元件，被配置成接收中间单端时钟信号和输出内部时钟信号。
26.根据权利要求25所述的占空比校正电路，其中，响应第一压控信号的电压值调整中间单端时钟信号的占空比误差，从而使内部时钟信号的占空比变正常。
27.根据权利要求21所述的占空比校正电路，进一步包含：
第三放大电路，被配置成接收第三中间单端时钟信号，并输出第三内部时钟信号；和
第四放大电路，被配置成接收第四中间单端时钟信号，并输出第四内部时钟信号，
其中，电荷泵被配置成接收第一、第二、第三和第四内部时钟信号，
第一压控信号基于第一、第二、第三和第四内部时钟信号，而
第一、第二、第三和第四放大电路响应第一压控信号，分别调整第一、第二、第三和第四中间单端时钟信号的占空比。
28.根据权利要求27所述的占空比校正电路，其中，第一、第二、第三和第四内部时钟信号的占空比的校正基于第一压控信号。
29.一种生成时钟信号的方法，该方法包含：
生成第一和第二对中间差分时钟信号；
将第一对中间差分时钟信号输入第一放大电路中，以便生成第一对内部时钟信号；
将第二对中间差分时钟信号输入第二放大电路中，以便生成第二对内部时钟信号；
将第一和第二对内部时钟信号输入第二电荷泵中，以便根据第一和第二对内部时钟信号生成第二压控信号；和
将第二压控信号输入第一和第二放大电路的至少一个中，以便分别调整第一和第二对中间差分时钟信号的占空比。
30.根据权利要求29所述的方法，进一步包含根据第二压控信号，校正第一和第二对内部时钟信号的占空比。
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Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612621B2 (en) * | 2007-05-16 | 2009-11-03 | International Business Machines Corporation | System for providing open-loop quadrature clock generation |
| US7612620B2 (en) * | 2007-06-29 | 2009-11-03 | Micron Technology, Inc. | System and method for conditioning differential clock signals and integrated circuit load board using same |
| EP2301144A2 (en) * | 2008-05-27 | 2011-03-30 | ST-Ericsson SA | Low-1/f-noise local oscillator for non-overlapping differential i/q signals |
| KR100940836B1 (ko) * | 2008-06-04 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 듀티 싸이클 보정 회로 |
| US8280331B2 (en) * | 2008-11-12 | 2012-10-02 | Texas Instruments Incorporated | System and method for tuning FM synthesizer |
| US7750715B2 (en) * | 2008-11-28 | 2010-07-06 | Au Optronics Corporation | Charge-sharing method and device for clock signal generation |
| KR101605459B1 (ko) * | 2009-02-02 | 2016-03-23 | 삼성전자 주식회사 | 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치 |
| US7839195B1 (en) * | 2009-06-03 | 2010-11-23 | Honeywell International Inc. | Automatic control of clock duty cycle |
| CN102111130B (zh) * | 2009-12-28 | 2015-01-07 | 无锡中星微电子有限公司 | 占空比纠正电路 |
| KR101095009B1 (ko) | 2010-09-30 | 2011-12-20 | 주식회사 하이닉스반도체 | 동기 회로 |
| CN102111132B (zh) * | 2011-01-11 | 2013-01-30 | 东南大学 | 高速全差分时钟占空比校准电路 |
| US9059691B2 (en) * | 2012-12-31 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Duty cycle detection and correction circuit in an integrated circuit |
| KR20140112927A (ko) | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 디지털 듀티 사이클 보정 회로 |
| CN105991109B (zh) * | 2015-01-30 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 时钟信号占空比调节电路 |
| CN106026976B (zh) * | 2015-03-26 | 2020-09-18 | 松下电器产业株式会社 | 开关控制电路 |
| KR20170046389A (ko) | 2015-10-21 | 2017-05-02 | 삼성전자주식회사 | 듀티 사이클 정정 회로, 이를 포함하는 반도체 장치 및 듀티 사이클 정정 회로의 동작방법 |
| US9786353B2 (en) * | 2016-02-18 | 2017-10-10 | Intel Corporation | Reconfigurable clocking architecture |
| US9634678B1 (en) | 2016-02-25 | 2017-04-25 | Silicon Laboratories Inc. | Feedback control system with rising and falling edge detection and correction |
| US10110223B2 (en) * | 2016-07-06 | 2018-10-23 | Via Alliance Semiconductor Co., Ltd. | Single ended-to-differential converter |
| US10254782B2 (en) * | 2016-08-30 | 2019-04-09 | Micron Technology, Inc. | Apparatuses for reducing clock path power consumption in low power dynamic random access memory |
| DE102018123671A1 (de) | 2017-09-27 | 2019-03-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mehrphasiges Spannungsreglersystem |
| US10320296B2 (en) * | 2017-09-27 | 2019-06-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-phase voltage regulator system |
| US11095295B2 (en) | 2018-06-26 | 2021-08-17 | Silicon Laboratories Inc. | Spur cancellation for spur measurement |
| CN110719091B (zh) * | 2019-10-31 | 2023-08-04 | 宁波飞芯电子科技有限公司 | 互补信号生成电路 |
| US10840897B1 (en) | 2019-10-31 | 2020-11-17 | Silicon Laboratories Inc. | Noise canceling technique for a sine to square wave converter |
| US11038521B1 (en) | 2020-02-28 | 2021-06-15 | Silicon Laboratories Inc. | Spur and quantization noise cancellation for PLLS with non-linear phase detection |
| CN111525911A (zh) * | 2020-05-22 | 2020-08-11 | 广州昌钰行信息科技有限公司 | 多路共用的时钟占空比校正电路 |
| US11316522B2 (en) | 2020-06-15 | 2022-04-26 | Silicon Laboratories Inc. | Correction for period error in a reference clock signal |
| KR20220029900A (ko) * | 2020-09-02 | 2022-03-10 | 에스케이하이닉스 주식회사 | 버퍼 회로 |
| CN115603710A (zh) | 2022-10-25 | 2023-01-13 | 四川和芯微电子股份有限公司（Cn） | 占空比校正电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572158A (en) * | 1994-02-15 | 1996-11-05 | Rambus, Inc. | Amplifier with active duty cycle correction |
| US6603339B2 (en) * | 2001-12-14 | 2003-08-05 | International Business Machines Corporation | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator |
| US6833743B2 (en) * | 2002-10-29 | 2004-12-21 | Gong Gu | Adjustment of a clock duty cycle |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012259A2 (en) * | 1997-09-05 | 1999-03-11 | Rambus Incorporated | Duty cycle correction circuit using two differential amplifiers |
| JP3745123B2 (ja) | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
| US6329882B1 (en) * | 1999-12-20 | 2001-12-11 | Intel Corporation | Third-order self-biased phase-locked loop for low jitter applications |
| US6456165B1 (en) * | 2000-08-18 | 2002-09-24 | International Business Machines Corporation | Phase error control for phase-locked loops |
| KR100384781B1 (ko) * | 2000-12-29 | 2003-05-22 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 |
| JP3689645B2 (ja) | 2001-05-21 | 2005-08-31 | 松下電器産業株式会社 | データ幅補正装置 |
| US6504438B1 (en) * | 2001-09-17 | 2003-01-07 | Rambus, Inc. | Dual loop phase lock loops using dual voltage supply regulators |
| US6611161B1 (en) * | 2001-11-06 | 2003-08-26 | National Semiconductor Corporation | Charge pump circuit for a high speed phase locked loop |
| US6737927B2 (en) * | 2001-12-04 | 2004-05-18 | Via Technologies, Inc. | Duty cycle correction circuit for use with frequency synthesizer |
| US6570423B1 (en) * | 2002-08-29 | 2003-05-27 | Sun Microsystems, Inc. | Programmable current source adjustment of leakage current for phase locked loop |
| JP2004056717A (ja) | 2002-07-24 | 2004-02-19 | Renesas Technology Corp | 半導体装置、システムボードおよび多相クロック発生回路 |
| KR100560660B1 (ko) * | 2003-03-28 | 2006-03-16 | 삼성전자주식회사 | 듀티 사이클 보정을 위한 장치 및 방법 |
| US7202714B2 (en) * | 2003-05-12 | 2007-04-10 | Samsung Electronics Co., Ltd. | Amplifier circuit with output delay selectively changed according to common mode voltage level, associated replica delay circuit and internal clock generator |
| US6903585B2 (en) * | 2003-06-27 | 2005-06-07 | Analog Devices, Inc. | Pulse width modulated common mode feedback loop and method for differential charge pump |
| JP2005151468A (ja) | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | アンプ |
| US7116143B2 (en) * | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
-
2005
- 2005-10-26 KR KR1020050101490A patent/KR100712537B1/ko active IP Right Grant
-
2006
- 2006-08-01 US US11/496,447 patent/US7567106B2/en active Active
- 2006-10-26 CN CN2006101428110A patent/CN1956333B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572158A (en) * | 1994-02-15 | 1996-11-05 | Rambus, Inc. | Amplifier with active duty cycle correction |
| US6603339B2 (en) * | 2001-12-14 | 2003-08-05 | International Business Machines Corporation | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator |
| US6833743B2 (en) * | 2002-10-29 | 2004-12-21 | Gong Gu | Adjustment of a clock duty cycle |
Non-Patent Citations (1)
| Title |
|---|
| 全文. |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN1956333A (zh) | 2007-05-02 |
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