CN1943032A - 半导体器件 - Google Patents

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Abstract

半导体器件(10)具有：设置在基板(16)上的第一晶体管(11)、隔着散热层(17)设置在第一晶体管(11)上的第二晶体管(12)、设置在基板(16)上的第三晶体管(13)以及隔着散热层(17)设置在第三晶体管(13)上的第四晶体管(14)。第一晶体管(11)具有：第一区域，其与设置第二晶体管的区域相对应；以及第二区域，其包围第一区域地形成，其中，发射区占基区的面积比例大于第一区域。第三晶体管(13)也与第一晶体管(11)一样，具有发射区占基区的面积比例不同的区域。

Description

半导体器件
技术领域
本发明涉及在单支撑基板上搭载多个半导体元件的半导体器件。
背景技术
为了点亮作为液晶用背光源使用的冷阴极荧光放电管，例如使用图8所示的H型桥接电路80。
H型桥接电路80具有：高压侧的第一晶体管81以及第三晶体管83、和低压侧的第二晶体管82以及第四晶体管84。在第一晶体管81的发射极电极和第二晶体管82的集电极电极的连接点A1、与第三晶体管83的发射极和第四晶体管84的集电极的连接点A2之间，例如，连接有冷阴极荧光放电管等负载86。
在H型桥接电路80中，如果利用控制电路85使第一晶体管81和第四晶体管84、与第二晶体管82和第三晶体管83交替进行开关，则在连接点A1和连接点A2之间可以交替流过电流，而使负载86工作。由此，在H型桥接电路80中，可以把直流电压转换为交流，点亮例如冷阴极荧光放电管。
在单一的半导体器件中构筑这样的H型桥接电路80的情况下，存在下列问题：由于在基板上搭载了4个晶体管以及控制这些晶体管的控制电路，因此导致半导体器件的平面面积变大，从而半导体器件的尺寸变大。
于是，例如日本国特许公开公报S55-111151所公开的那样，提出了通过层叠半导体元件来缩小半导体器件的平面面积的方法。
然而，采用了上述日本国特许公开公报S55-111151所公开的叠层方法的半导体器件，在工作时无法良好地对半导体元件所释放的热进行散热，有可能引起热失控从而损坏元件。特别是设置在下侧的半导体元件，由于工作时所产生的热和从层叠在上侧的半导体元件传递来的热更容易产生热量集中，因此更易于引起热失控。
因此，希望开发一种可以层叠半导体元件从而缩小平面面积，并且具有良好的散热性而不使热量集中产生热失控的半导体器件。
发明内容
本发明就是鉴于上述情况而做出的，其目的是提供一种具有良好的散热性的半导体器件。
为了达到上述目的，本发明的第一方案涉及的半导体器件具有：
支撑基板、设置在上述支撑基板上的第一半导体元件、以及设置在上述第一半导体元件上的第二半导体元件，该半导体器件的特征在于，
上述第一半导体元件具有半导体基体，该半导体基体具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述第一半导体元件的上述半导体基体具有：第一区域，形成在上述半导体基体的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；以及第二区域，包围上述第一区域地形成在上述半导体基体的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
上述第一区域可以与设置上述第二半导体元件的区域对应地形成。
上述第一区域可以形成为面积与上述第二半导体元件大致相同。
上述第一半导体元件与上述第二半导体元件，可以交替地进行开关动作。
也可以在上述第一半导体元件与上述第二半导体元件之间形成散热层。
上述第三半导体区可以有多个，并相互分开地形成。
上述第二半导体区可以形成为带状。
上述第二半导体区可以有多个，相互分开且并排地形成。
上述第二半导体区的杂质浓度，可以是在上述半导体基体的上述第一区域相对较高，在上述第二区域相对较低。
上述半导体器件可以进一步具有隔着绝缘膜形成在上述第二半导体区上的第一电极，且该绝缘膜的膜厚，在上述半导体基体的上述第一区域相对较厚，在上述第二区域相对较薄。
上述半导体基体可以进一步具有在第一区域与第二区域之间形成的第三区域，且该第三区域的上述第三半导体区占上述第二半导体区的第三比例，大于第一比例并小于第二比例。
上述第二半导体元件也可以具有半导体基体，该半导体基体具有：第一导电型的第四半导体区、在上述第四半导体区的表面区域形成的第二导电型的第五半导体区、和在上述第五半导体区的表面区域形成的第一导电型的第六半导体区，
上述第二半导体元件的上述半导体基体具有：第四区域，形成在上述半导体基体的中心部，其中，上述第六半导体区占上述第五半导体区的比例为第四比例；以及第五区域，包围上述第四区域且环状地形成在上述半导体基体的外周部，其中，上述第六半导体区占上述第五半导体区的比例为大于第四比例的第五比例。
为了达到上述目的，本发明的第二方案所涉及的半导体器件具有：
支撑基板、设置在上述支撑基板上的第一半导体元件、设置在上述第一半导体元件上的第二半导体元件，形成在上述支撑基板上的第三半导体元件，以及设置在上述第三半导体元件上的第四半导体元件，该半导体器件的特征在于，
上述第一半导体元件以及上述第三半导体元件分别具有半导体基体，该半导体基体具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
各个上述半导体基体具有：第一区域，形成在上述半导体基体的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；以及第二区域，包围上述第一区域地形成在上述半导体基体的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
上述第一半导体元件的上述第一区域，可以形成在设置上述第二半导体元件的区域，上述第三半导体元件的上述第一区域可以形成在设置上述第四半导体元件的区域。
也可以分别在上述第一半导体元件与上述第二半导体元件之间、以及上述第三半导体元件与上述第四半导体元件之间形成散热层。
在上述支撑基板上也可以进一步形成控制用半导体元件，利用该控制用半导体元件，使上述第一半导体元件和上述第四半导体元件、与上述第二半导体元件和上述第三半导体元件交替地进行开关。
为了达到上述目的，本发明的第三方案所涉及的半导体器件具有：
第一半导体元件，设置在支撑基板上；以及第二半导体元件，设置在上述第一半导体元件上，具有与第一半导体元件的半导体区相对的半导体区，该半导体器件的特征在于，
上述第一半导体元件或者上述第二半导体元件中的至少一个半导体元件，在上述半导体区具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述至少一个半导体元件具有：第一区域，形成在上述半导体区的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；第二区域，包围上述第一区域地形成在上述半导体区的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
为达到上述目的，本发明的第四方案所涉及的半导体器件，具有：
在支撑基板上依次层叠的多个半导体元件，该半导体器件的特征在于，
上述多个半导体元件中、具有至少一部分面向相邻的半导体元件的半导体区域的半导体元件，分别在上述半导体区域具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述第三半导体区占上述第二半导体区的比例为第一比例的第一区域，形成在上述半导体区的中心部；上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例的第二区域，包围上述第一区域地形成在上述半导体区的外周部。
附图说明
图1是表示本发明的实施方式涉及的半导体器件的结构例的俯视图。
图2是图1所示的半导体器件的X-X’线的剖视图。
图3是表示本发明的实施方式涉及的第一晶体管的结构例的俯视图。
图4是表示图3所示的第一晶体管的中心部区域的结构例的俯视图。
图5是表示图3所示的第一晶体管的周边部区域的结构例的俯视图。
图6是图4所示的第一晶体管的Y-Y’线的剖视图。
图7是表示改变发射极稀疏率时的半导体基体的温度分布的图。
图8是表示H型桥接电路的图。
图中符号说明：
10、半导体器件；11、第一晶体管；12、第二晶体管；13、第三晶体管；14、第四晶体管；15、控制电路；16、基板；17、散热层；18、钎料层；30、N型基区；31、P型集电区；32、P型基区；33、N型发射区；34、N型缓冲区；35、发射极电极；36、集电极电极；37、栅极电极；38、栅极绝缘膜；39、层间绝缘膜
具体实施方式
参照附图对本发明的实施方式涉及的半导体器件进行说明。
在本实施方式中，以使用绝缘栅型双极晶体管(Insulated GateBipolar Transistor，以下称为IGBT)作为构成半导体器件的半导体元件的情况为例进行说明。
图1及图2表示本发明实施方式涉及的半导体器件10。图1是表示半导体器件10的俯视图。图2是图1所示的半导体器件10的X-X’线的剖视图。并且，本发明的半导体器件10是构成图8所示的H型桥接电路80的器件。
如图1及图2所示，半导体器件10具有：第一晶体管11、第二晶体管12、第三晶体管13、第四晶体管14、控制电路15、基板16、散热层17、钎料层18，并利用树脂封装体21来封装。第一晶体管11、第二晶体管12、第三晶体管13以及第四晶体管14分别由IGBT构成，并由控制电路15进行开关动作。
如图2所示，第一晶体管11隔着钎料层18设置在基板16上。如下所述，第一晶体管11的发射区具有：第一区域，其形成在第一晶体管11的中心部；以及第二区域，其包围第一区域地形成在第一晶体管11的外周部。发射区的第一区域与上述第二晶体管12的面积大致相同，并与设置第二晶体管12的位置对应地形成。发射区的第一区域与第二区域占基区的面积比例不同，第一区域占基区的面积比例小于第二区域。
第二晶体管12隔着钎料层18设置在散热层17上，而散热层17隔着钎料层18设置在第一晶体管11上。第一晶体管11与第二晶体管12通过散热层17电连接。另外，第二晶体管12与第一晶体管11不同，均匀地形成发射区的面积。
如图2所示，第三晶体管13隔着钎料层18设置在基板16上。第三晶体管13的发射区具有：第一区域，与第一晶体管11一样，形成在第三晶体管13的中心部；以及第二区域，包围第一区域地形成在第一晶体管13的周边部。第一区域与第四晶体管14的面积大致相同，与设置第二晶体管12的位置对应地形成。发射区的第一区域与第二区域占基区的面积比例不同，第一区域占基区的面积比例小于第二区域。
如图2所示，第四晶体管14隔着钎料层18设置在散热层17上，散热层17隔着钎料层18设置在第三晶体管13上。第三晶体管13与第四晶体管14通过散热层17电连接。另外，第四晶体管14也与第二晶体管12一样，均匀地形成发射区的面积。
如图1所示，控制电路15连接于第一晶体管11～第四晶体管14的各栅极电极。通过控制电路15来切换各晶体管的导通和截止，使得在第一晶体管11以及第四晶体管14导通时，第二晶体管12以及第三晶体管13截止；在第一晶体管11以及第四晶体管14截止时，第二晶体管12以及第三晶体管13导通。这样，通过由控制电路15来切换各晶体管的导通和截止，交流电流流过图8所示的H型桥接电路80的负载86。
基板16由铜、铝等金属板形成。第一晶体管11以及第三晶体管13所产生的热量通过基板16散热。
散热层17由铜、铝等金属板构成，形成在第一晶体管11与第二晶体管12之间、以及第三半晶体管13与第四晶体管14之间。各晶体管所产生的热量，通过钎料层18传递到散热层17并散热。另外，散热层17不限于金属板，也可以由较薄的钎料层构成。
以下，参照图3～6详细地说明第一晶体管11。由于第三晶体管13除发射区的第一区域与设置第四晶体管14的区域对应地形成以外，采用与第一晶体管11相同的结构，所以，这里仅以第一晶体管11为例进行说明。
图3是表示第一晶体管11的结构例的俯视图。图4是表示图3所示的第一晶体管11的由点划线所包围的区域11a的俯视图。图5是表示图3所示的第一晶体管11的由点划线所包围的区域11b的俯视图。图6是图4所示的第一晶体管11的Y-Y’线的剖视图。并且，为了便于说明N型发射区33的配置，在图3中省略了后述的发射极电极35、栅极电极37、层间绝缘膜39，并且与图4以及图5不同，图示的N型发射区33的形状是长方形。在图4以及图5中省略了后述的发射电极35。
如图6所示，第一晶体管11具有：半导体基体41、发射极电极35、集电极电极36、栅极电极37、栅极绝缘膜38及层间绝缘膜39。而半导体基体41具有：N型基区30、P型集电区31、P型基区32、N型发射区33及N型缓冲区34。
N型基区30，由扩散了例如磷等N型(第一导电型)杂质的N型半导体区形成。N型基区30，例如以45μm左右的厚度、2×1014cm-3左右的杂质浓度形成。
P型集电区31，由扩散了例如硼等P型(第二导电型)杂质的P型半导体区构成，且如图6所示，形成在N型缓冲区34的下面。在P型集电区31的下面形成有集电极电极36。而P型集电区31在第一晶体管11动作时，向N型基区30内注入空穴(hole)，进行传导率调制。P型集电区31，例如以200μm左右的厚度形成，并且P型集电区31的P型杂质浓度高于P型基区32的杂质浓度，例如，以4×1018cm-3左右的杂质浓度形成。
P型基区32由扩散了P型杂质的P型半导体区构成，如图6所示，形成在N型基区30的表面区域。如图6所示，P型基区32形成为带状，相互分开且并排形成。在N型基区30与N型发射区33之间的P型基区32上，隔着栅极绝缘膜38形成有栅极电极37。当对栅极电极37施加阈值电压以上的电压时，将在P型基区32内形成沟道。P型基区32，以例如3μm左右的厚度形成，而且P型基区32的P型杂质浓度低于P型集电区31的杂质浓度，例如，以2×1017cm-3左右的杂质浓度形成。
N型发射区33由扩散了N型杂质的N型半导体区构成，形成在P型基区32的表面区域。如图6所示，在N型发射区33的上面形成有发射极电极35。N型发射区33以例如0.5μm左右的厚度形成，而且N型发射区33的N型杂质浓度高于N型基区30，例如以5×1019cm-3左右的杂质浓度形成。
此外，如图3所示，N型发射区33具有：第一区域，形成在第一晶体管11的中心部，占P型基区32的比例较低；以及第二区域，包围第一区域且环状地形成，占P型基区32的比例大于第一区域。N型发射区33的第一区域，与设置第二晶体管12的区域对应地形成。
具体而言，如图4所示，形成有N型发射区33的第一区域的第一晶体管11的中心部形成为：栅极电极37、层间绝缘膜39之下的N型发射区33的宽度Te1为3μm，发射极电极35之下的N型发射区33的宽度Te2为4.5μm，层间绝缘膜39之下的相邻的N型发射区33的间隔De1为12μm，而发射电极35之下的相邻的N型发射区33的间隔De2为10.5μm。
另一方面，如图5所示，形成N型发射区33的第二区域的第一晶体管11的周边部形成为：层间绝缘膜39之下的N型发射区33的宽度Te1’为6μm，发射电极35之下的N型发射区33的宽度Te2为4.5μm，层间绝缘膜39之下的相邻的N型发射区33的间隔De1’为9μm，发射极电极35之下的相邻的N型发射区33的间隔De2为10.5μm。
这里，为了说明N型发射区33的面积比例的不同，从方便角度出发使用发射极稀疏率，该稀疏率是把相邻的N型发射区33之间的距离除以N型发射区33的宽度与相邻N型发射区33之间的距离之和而算出的。在本实施方式中，由于发射电极35之下的N型发射区33的宽度相等地形成，因而，利用层间绝缘膜39之下的N型发射区33的宽度、相邻N型发射区33之间的距离。
具体而言，在图4所示的第一晶体管11的中心部，由于N型发射区33的宽度Te1为3μm、且N型发射区33的间隔宽度De1为12μm，因而，发射极稀疏率为80％。另一方面，在图5所示的第一晶体管11的周边部，由于N型发射区33的宽度Te1’为6μm，N型发射区33的间隔宽度De1’为9μm，因而，发射极稀疏率为60％。因此，如果本实施方式的第一晶体管11使用发射极稀疏率来表现，则中心部的发射极稀疏率为80％，而周边部的发射极稀疏率为60％。
N型缓冲区34由扩散了N型杂质的N型半导体区构成，形成在P型集电区31的上面。N型缓冲区34用于抑制空穴向N型基区30的注入。
发射电极35由铝等构成，形成在N型发射区33等的上面。发射电极35及栅极电极37用硅系膜等层间绝缘膜39来绝缘。如图4及5所示，相邻的层间绝缘膜39的间隔为5μm。
如图6所示，集电极电极36由铝等构成，形成在P型集电区31的下面。
如图6所示，栅极电极37由多晶硅等构成，隔着硅系膜等栅极绝缘膜38配置在N型基区30与N型发射区33之间的P型基区32之上。如图4及5所示，栅极电极37的宽度Tg为26μm。相邻的栅极电极37的宽度Dg为8μm。
当对采用上述结构的半导体器件10的第一晶体管11的栅极电极37施加电压时，将产生电场，在栅极绝缘膜38之下的P型基区32的表面区域形成耗尽层。如果所施加的电压大于或等于阈值电压，则在P型基区32的表面区域形成反转层(沟道)。其结果是，从N型发射区33经由沟道向N型基区30注入电子，并从P型集电区31向N型基区30注入空穴。这样，在N型发射区33与P型集电区31之间，经由沟道及N型基区30流过电流，使第一晶体管11处于导通状态。
本实施方式的第一晶体管11形成为：N型发射区33在第一晶体管11的中心部占P型基区32的面积比例，小于N型发射区33在周边部占P型基区32的面积比例。因此，当第一晶体管11处于导通状态时，在第一晶体管11的中心部流过的电流少于周边部，因而，在中心部产生的热量少于周边部。其结果是，对第一晶体管11的中心部而言，即使是在除了中心部所产生的热量之外，还传递来周边部所产生的热量的情况下，也难以引起热失控。并且，即使是在层叠在上侧的第二晶体管12所产生的热量，通过散热层传递到第一晶体管11的情况下，由于与层叠第二晶体管12的位置对应地形成第一晶体管11的发射区，所以，也可以防止热量集中，从而可防止引起热失控。
图7(a)～(c)中表示的是，例如在把半导体元件周边部的发射极稀疏率设为60％、并将中心部的发射极稀疏率改变为60％、80％及100％的情况下半导体元件的半导体基体的温度分布。
在发射极稀疏率为60％的情况下(稀疏率均匀)，如图7(a)所示，由于除半导体元件中心部所产生的热量外，还加上周边部所产生的热量，因而半导体元件的中心部不能良好地散热，从半导体元件的周边到中心温度升高。此时，在半导体元件的中心部易于引发热失控。
另一方面，在发射极稀疏率为100％的情况下，如图7(c)所示，由于不存在半导体元件中心部产生的热量，因而，热量不会集中到半导体元件中心部，而仅半导体元件周边部的温度变高。然而，对发射极稀疏率为100％的半导体元件而言，为了确保与发射极稀疏率为60％及80％的情况下的电流容量相同，与发射极稀疏率为60％的情况相比，需要加大周边部的发射区的面积比例，因而周边部的发热特别高。
而在发射极稀疏率为80％的情况下，如图7(b)所示，从半导体元件的周边部到中心，温度升高。然而，由于在半导体元件中心部产生的热量较少，因而，即使热量从周边部传来，中心部的热量也不会变得特别高。因此，在采用与图7(b)的半导体元件相同结构的第一晶体管11的中心部也不会产生热量集中，可抑制第一晶体管11发生热失控。
另外，第一晶体管11的N型发射区33的第一区域与设置第二晶体管12的区域对应地形成。所以，即使是在不只是第一晶体管11自身产生的热量，还通过散热层17从第二晶体管12传递来热量的情况下，也可以抑制热量集中，从而抑制热失控。
在本实施方式的半导体元件中，由于只在热量集中的中心部特别减小N型发射区33占P型基区32的面积比例，因而可确保热量不会集中的周边部的电流量，从而可把整个第一晶体管11的电流容量的减少抑制得较低。
另外，本发明的半导体器件10，通过控制电路15进行交替动作，使得在第一晶体管11和第四晶体管14导通时，第二晶体管12和第三晶体管13截止。其结果是，各层叠的晶体管的动作时机错开，产生热量的时机错开，所以，可以防止热量集中于配置在下侧的第一晶体管11和第三晶体管13。
另外，本发明的半导体器件10，由于在层叠的晶体管之间形成散热层17，所以，可以使在散热层17的上下配置的各晶体管所产生的热量更好地散出。
在本发明中，由于第一晶体管11和第二晶体管12、以及第三晶体管13和第四晶体管14，通过散热层17电连接，所以不需另外进行引线键合等，从而不会使半导体器件10的结构复杂化。
如本发明所示，通过在元件中心部和外周部改变发射区占基区的比例，不仅可提高第一晶体管11以及第三晶体管13的散热性，而且作为提高与发热及散热密切相关的F-ASO等耐量的方法，也是有效的。
本发明不限于上述各实施方式，可进行各种变更及应用。
例如，在上述实施方式中，以第二晶体管12和第四晶体管14与第一晶体管11不同、均匀地形成发射区的结构为例进行了说明，然而，不限于此，第二晶体管12以及第四晶体管14的N型发射区也可以与第一晶体管11一样地进行适当变化。
在上述实施方式中，以第一晶体管11的发射区的第一区域的发射极稀疏率为80％、第二区域的发射极稀疏率为60％的情况为例进行了说明，但不限于此，也可以根据完成的第一晶体管11所要求的性能及动作环境等来改变稀疏率。例如，可以把第一区域的发射极稀疏率设为70％～90％，而把第二区域设为40％～60％。
另外，不限于发射区由第一区域和第二区域构成的情况，也可以采用进一步具有形成在第一区域和第二区域之间的第三区域的结构。在该情况下，稀疏率以第一区域、第三区域、第二区域的顺序依次减小。
在上述实施方式中，为了以单元单位设定元件的动作程度，使用了基于单元稀疏率的方法，但不限于此。例如，为了抑制第一晶体管11中心部的放热、即减小电流量，可以采用使第一晶体管11中心部的阈值电压升高的结构。例如，可以采用加厚第一晶体管11中心部的栅极绝缘膜38的结构、提高第一晶体管11中心部的P型基区32的杂质浓度的结构。在该情况下，可根据第一晶体管11所要求的性能及动作环境等，来调整栅极绝缘膜38的厚度、P型基区32的杂质浓度。另外，可以对提高第一晶体管11的发射极稀疏率的结构、在第一晶体管11的中心部提高栅极绝缘膜38的厚度的结构、以及提高P型基区32在中心部的杂质浓度的结构进行适当的组合。
在上述实施方式中，关于在其上设置第二晶体管12的基板16上的第一晶体管11，N型发射区33在中心部占P型基区32的面积比例形成为：小于N型发射区33在周边部占P型基区32的面积比例。另外，在中心部和周边部，改变栅极绝缘膜38的厚度或P型基区32的杂质浓度，使得升高第一晶体管11的中心部的阈值电压。
然而，例如，在基板上相对配置两个晶体管的情况下、依次配置逆交错(stagger)型晶体管和顶栅型(top gate)晶体管的情况下，在配置于第一晶体管之上的第二晶体管、而不是第一晶体管中，如上所述，在中心部和周边部改变N型发射区占P型基区的面积比例、栅极绝缘膜的厚度、或P型基区32的杂质浓度，也可以有效地防止热量集中于叠层部分而引起的热失控。
在上述实施方式中，对由层叠在基板16上的第一晶体管11和第二晶体管12构成的半导体器件10进行了说明。但本发明不限于两层，也可适用于由层叠了三层以上的半导体元件构成的半导体器件。在该情况下，对于具有面向相邻的半导体元件的半导体区的半导体元件而言，可以采用在中心部N型发射区占P型基区的比例为第一比例，在包围中心部的周边部N型发射区占P型基区的比例为大于第一比例的第二比例的结构。此时，第一区域优选与相邻的半导体元件的叠层部分的面积相对应。并且，如上所述，在中心部和周边部也可以改变栅极绝缘膜的厚度或是P型基区的杂质浓度。
本申请主张2005年2月21日提出的日本国专利申请2005-44676的优先权，并在此参照引用了该申请的说明书、权利要求书、说明书摘要及附图的内容。
产业可利用性
本发明可用于IGBT、MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)等反复配置单位单元的半导体元件。此外，本发明还可用于逆导电型半导体元件。

Claims (18)

1.一种半导体器件，具有：支撑基板、设置在上述支撑基板上的第一半导体元件、以及设置在上述第一半导体元件上的第二半导体元件，其特征在于，
上述第一半导体元件具有半导体基体，该半导体基体具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述第一半导体元件的上述半导体基体具有：第一区域，形成在上述半导体基体的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；以及第二区域，包围上述第一区域地形成在上述半导体基体的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
2.根据权利要求1所述的半导体器件，其特征在于，上述第一区域与设置上述第二半导体元件的区域对应地形成。
3.根据权利要求1所述的半导体器件，其特征在于，上述第一区域形成为面积与上述第二半导体元件大致相同。
4.根据权利要求1所述的半导体器件，其特征在于，上述第一半导体元件与上述第二半导体元件交替地进行开关动作。
5.根据权利要求1所述的半导体器件，其特征在于，在上述第一半导体元件与上述第二半导体元件之间形成有散热层。
6.根据权利要求1所述的半导体器件，其特征在于，上述第三半导体区有多个，并相互分开地形成。
7.根据权利要求1所述的半导体器件，其特征在于，上述第二半导体区形成为带状。
8.根据权利要求1所述的半导体器件，其特征在于，上述第二半导体区有多个，相互分开且并排地形成。
9.根据权利要求1所述的半导体器件，其特征在于，上述第二半导体区的杂质浓度，在上述半导体基体的上述第一区域相对较高，在上述第二区域相对较低。
10.根据权利要求1所述的半导体器件，其特征在于，上述半导体器件进一步具有隔着绝缘膜形成在上述第二半导体区上的第一电极，该绝缘膜的膜厚，在上述半导体基体的上述第一区域相对较厚，在上述第二区域相对较薄。
11.根据权利要求1所述的半导体器件，其特征在于，上述半导体基体进一步具有在第一区域与第二区域之间形成的第三区域，该第三区域的上述第三半导体区占上述第二半导体区的第三比例，大于第一比例并小于第二比例。
12.根据权利要求1所述的半导体器件，其特征在于，
上述第二半导体元件具有半导体基体，该半导体基体具有：第一导电型的第四半导体区、在上述第四半导体区的表面区域形成的第二导电型的第五半导体区、和在上述第五半导体区的表面区域形成的第一导电型的第六半导体区，
上述第二半导体元件的上述半导体基体具有：第四区域，形成在上述半导体基体的中心部，其中，上述第六半导体区占上述第五半导体区的比例为第四比例；以及第五区域，包围上述第四区域且环状地形成在上述半导体基体的外周部，其中，上述第六半导体区占上述第五半导体区的比例为大于第四比例的第五比例。
13.一种半导体器件，具有：支撑基板、设置在上述支撑基板上的第一半导体元件、设置在上述第一半导体元件上的第二半导体元件，形成在上述支撑基板上的第三半导体元件，以及设置在上述第三半导体元件上的第四半导体元件，其特征在于，
上述第一半导体元件以及上述第三半导体元件分别具有半导体基体，该半导体基体具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
各上述半导体基体具有：第一区域，形成在上述半导体基体的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；以及第二区域，包围上述第一区域地形成在上述半导体基体的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
14.根据权利要求13所述的半导体器件，其特征在于，上述第一半导体元件的上述第一区域形成在设置上述第二半导体元件的区域，上述第三半导体元件的上述第一区域形成在设置上述第四半导体元件的区域。
15.根据权利要求13所述的半导体器件，其特征在于，在上述第一半导体元件与上述第二半导体元件之间、和上述第三半导体元件与上述第四半导体元件之间分别形成有散热层。
16.根据权利要求13所述的半导体器件，其特征在于，在上述支撑基板上进一步形成有控制用半导体元件，利用该控制用半导体元件，使上述第一半导体元件和上述第四半导体元件、与上述第二半导体元件和上述第三半导体元件交替地进行开关。
17.一种半导体器件，具有：第一半导体元件，设置在支撑基板上；以及第二半导体元件，设置在上述第一半导体元件上，并具有与上述第一半导体元件的半导体区相对的半导体区，其特征在于，
上述第一半导体元件和上述第二半导体元件的至少一个半导体元件，在上述半导体区具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述至少一个半导体元件具有：第一区域，形成在上述半导体区的中心部，其中，上述第三半导体区占上述第二半导体区的比例为第一比例；以及第二区域，包围上述第一区域地形成在上述半导体区的外周部，其中，上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例。
18.一种半导体器件，具有在支撑基板上依次层叠的多个半导体元件，其特征在于，
上述多个半导体元件中、具有至少一部分面向相邻的半导体元件的半导体区域的半导体元件，分别在上述半导体区域具有：第一导电型的第一半导体区、在上述第一半导体区的表面区域形成的第二导电型的第二半导体区、和在上述第二半导体区的表面区域形成的第一导电型的第三半导体区，
上述第三半导体区占上述第二半导体区的比例为第一比例的第一区域，形成在上述半导体区的中心部；上述第三半导体区占上述第二半导体区的比例为大于第一比例的第二比例的第二区域，包围上述第一区域地形成在上述半导体区的外周部。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463218C (zh) * 2005-02-10 2009-02-18 三垦电气株式会社 半导体元件
JP7076398B2 (ja) * 2019-04-12 2022-05-27 三菱電機株式会社 半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS55111151A (en) 1979-02-20 1980-08-27 Nec Corp Integrated circuit device
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4639762A (en) * 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
US4860072A (en) * 1986-03-05 1989-08-22 Ixys Corporation Monolithic semiconductor device and method of manufacturing same
JPH01120359A (ja) 1987-11-05 1989-05-12 Toshiba Corp ドットプリンタ
US4881106A (en) * 1988-05-23 1989-11-14 Ixys Corporation DV/DT of power MOSFETS
JPH0396282A (ja) * 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JP2675659B2 (ja) * 1990-08-10 1997-11-12 株式会社東芝 集積回路のセルレイアウト方法
JP2894814B2 (ja) * 1990-09-28 1999-05-24 株式会社東芝 スタンダード・セル方式の半導体集積回路
US5237481A (en) * 1991-05-29 1993-08-17 Ixys Corporation Temperature sensing device for use in a power transistor
FR2677171B1 (fr) * 1991-05-31 1994-01-28 Sgs Thomson Microelectronics Sa Transistor de gain en courant predetermine dans un circuit integre bipolaire.
JP3052648B2 (ja) * 1993-02-21 2000-06-19 日産自動車株式会社 半導体装置
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
JP3260509B2 (ja) * 1993-09-03 2002-02-25 エヌイーシーマイクロシステム株式会社 半導体集積回路装置
US5973376A (en) * 1994-11-02 1999-10-26 Lsi Logic Corporation Architecture having diamond shaped or parallelogram shaped cells
US5557127A (en) * 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
JP2723868B2 (ja) 1995-11-02 1998-03-09 日本電気株式会社 半導体装置
US6002153A (en) * 1995-12-07 1999-12-14 Kabushiki Kaisha Toshiba MOS type semiconductor device with a current detecting function
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
JPH1093085A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd 半導体デバイスのパッケージ及びそれを用いた電力変換装置
US6140184A (en) * 1998-06-01 2000-10-31 Motorola, Inc. Method of changing the power dissipation across an array of transistors
JP2000164800A (ja) * 1998-11-30 2000-06-16 Mitsubishi Electric Corp 半導体モジュール
CN1691331A (zh) * 1999-02-01 2005-11-02 株式会社日立制作所 半导体集成电路器件
JP2001043985A (ja) * 1999-07-30 2001-02-16 Denso Corp 放電灯装置
JP2002076248A (ja) * 2000-08-29 2002-03-15 Oki Micro Design Co Ltd マルチチップパッケージ
US6710405B2 (en) * 2001-01-17 2004-03-23 Ixys Corporation Non-uniform power semiconductor device
US6798019B2 (en) * 2002-01-18 2004-09-28 Fairchild Semiconductor Corporation IGBT with channel resistors
US6747300B2 (en) * 2002-03-04 2004-06-08 Ternational Rectifier Corporation H-bridge drive utilizing a pair of high and low side MOSFETs in a common insulation housing
JP2004111656A (ja) 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7109581B2 (en) * 2003-08-25 2006-09-19 Nanoconduction, Inc. System and method using self-assembled nano structures in the design and fabrication of an integrated circuit micro-cooler

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