CN1941611A - 压控振荡器电路和方法 - Google Patents

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Abstract

压控振荡器(VCO)电路包括LC(电感电容)谐振腔或环形VCO电路和分频器电路，分频器电路在环形振荡器的情况下，以至少是2的可选择整数因子将振荡器电路输出的频率分频，在LC谐振腔振荡器的情况下以至少是4的可选择整数因子将振荡器电路输出的频率分频。这个布局使得振荡器电路能够在高于所希望的最终输出频率的频率工作，其所具有的优点是减少振荡器电路的尺寸和功率消耗，并且使得所述电路作为一个整体可具有宽范围的工作频率，同时减小可能需要所述振荡器电路在其上工作的频率范围。

Description

压控振荡器电路和方法
技术领域
【0001】本发明涉及压控振荡器(VCO)电路，以及操作这种电路的方法。
背景技术
【0002】经常期望VCO电路具有的属性包括：(1)在宽频率范围上工作的能力(有时包括相当高的频率(例如在千兆赫范围))，(2)在所有工作频率的低相位噪声(“抖动”)，(3)低功耗，以及(4)在集成电路上小的面积需求。为了限制VCO的功耗，通常在等于期望输出频率(不对VCO信号进行分频)的频率或者在正交输出被用于半速率结构时以期望频率的一半操作它。此外，由于希望限制振荡器的功耗，所以优选在可能的最低频率工作是合理的。但是，低频操作需要相对大的组件，这与上面提到的要求VCO占用小的集成电路面积的可能目标不一致。
【0003】采用LC(电感/电容)谐振腔电路的公知VCO电路倾向于具有相对低的相位噪声，但是仅能工作于相当窄的频率范围上。尤其是工作于相对低的频率的LC谐振腔电路将在集成电路上占据较大的面积。采用环形振荡器的公知VCO电路可在稍宽的频率范围工作。但是这些VCO具有相对高的相位噪声。
发明内容
【0004】根据本发明，VCO电路包括振荡器电路(通常为窄带振荡器电路)，其工作频率高于所述VCO的期望输出频率。例如，如果所述振荡器电路是环形振荡器，所述振荡器就可在至少两倍于所述VCO的期望输出频率的频率工作。如果所述振荡器电路是LC谐振腔振荡器，所述振荡器就可在至少4倍于所述VCO的期望输出频率的频率工作。在环形振荡器的情况下，所述振荡器电路的输出信号被至少是2的因子分频，或者在LC谐振腔振荡器的情况下，所述振荡器电路的输出信号被至少是4的因子分频，以产生一个或多个VCO输出信号。将振荡器频率分频的因子优选可从若干整数值(例如在环形振荡器的情况下是2、3、4、5...，在LC谐振腔振荡器的情况下是4、5、6、7...)中选择。
【0005】更具体地，在采用LC谐振腔振荡器的说明性实施例中，所述LC谐振腔电路优选产生4个相位正交的信号。这些信号中每一个的频率首先除以2或者称为二分频。得到的分频正交信号被施加到另外的频率修正电路(例如逻辑电路)，该电路可在所施加信号的特征中进行选择，以有效地合成一个或多个最终的VCO输出信号，这些输出信号的频率可以是LC谐振腔电路频率的若干不同的整数分之一中的任何一个(例如LC谐振腔电路频率除以4、5、6、7、或8等等)。这样，虽然LC谐振腔电路可在单个相对窄的频带或范围工作，但是通过控制所述逻辑电路作出的选择，VCO作为一个整体的工作频率范围能够被极大地扩展。例如，通过调节LC谐振腔电路的频率，可对VCO的频率进行相对细微或精细的调节。通过改变所述逻辑电路作出的选择，可对VCO的频率进行相对粗略的调节。
【0006】一个替代的说明性实施例利用环形振荡器电路代替LC谐振腔振荡器电路。除了总分频可由2、3、4、5、6等因子进行分频之外，在其他方面，这种环形振荡器实施例可类似于上面描述的LC谐振腔振荡器实施例。LC谐振腔和环形振荡器实施例之间的这种可能的不同可能是由于两个考虑中的任一个或两者造成的。首先，LC谐振腔振荡器电路倾向于在高于环形振荡器电路频率的频率工作。第二，环形振荡器电路倾向于在比LC谐振腔振荡器电路宽的频率范围上工作。这第二个考虑使得环形振荡器实施例可从分频因子2变化到分频因子3，而不在VCO作为整体支持的工作频率范围中留下间隙。分频因子的这种变化对于LC谐振腔振荡器VCO可能太大，没有在所支持的工作频率范围中留下间隙。另一方面，对于从4分频到5分频的变化，其百分比变化要小得多(与从2到3相比)，因此是LC谐振腔振荡器VCO能够允许的、不在所支持的工作频率范围中产生间隙的变化。
【0007】本发明的另一方面涉及使用根据本发明的VCO电路，来提供用于延迟信号的电路。
【0008】根据附图和下面对优选实施例的详细描述，本发明进一步的特征、特性以及各种优点将会更加明显。
附图说明
【0009】图1是根据本发明构造的电路的一个说明性实施例的简化框图。
【0010】图2是频率与控制电压的简化图，其用于解释本发明的某些方面。
【0011】图3是根据本发明的图1所示类型的电路的一部分的说明性实施例的更详细的、但仍然是简化的示意框图。
【0012】图4是图3所示类型的电路的一代表性部分的说明性实施例的示意图。
【0013】图5示出了简化的信号波形，其用于解释本发明的某些方面。
【0014】图6是根据本发明的图1所示类型的电路的另一部分的说明性实施例的简化示意框图。
【0015】图7示出了简化的信号波形，其用于解释本发明的某些方面。
【0016】图8是更多的频率与控制电压电路行为的简化图，其用于解释本发明的某些方面。
【0017】图9是能够包括根据本发明VCO电路的说明性电路的简化示意框图。
【0018】图10类似于图1，但是示出了根据本发明的另一说明性实施例。
【0019】图11类似于图6，但针对图10所示的替代性实施例。
【0020】图12类似于图9，但针对图10所示的替代性实施例。
【0021】图13是一组说明性的信号迹线，其用于解释本发明的某些方面。
【0022】图14是简化框图，示出了根据本发明的图6或图11的说明性的、可能的修改。
【0023】图15类似于图14，但针对根据本发明另一说明性的、可能的修改。
【0024】图16也类似于图14，但针对根据本发明又一说明性的、可能的修改。
具体实施方式
【0025】下面首先主要参考采用LC谐振腔振荡器电路的说明性实施例来详细描述本发明。然后，将描述采用环形振荡器的替代实施例。
【0026】图1示出了根据本发明的VCO电路10的说明性实施例。VCO电路10包括LC谐振腔振荡器电路20和多模除法器电路30。虽然所有在此提到的频率仅仅是说明性的，且如果需要可以使用其他的频率替代，但是LC谐振腔振荡器电路20的典型工作范围是在从约15GHz到约20GHz的范围内。在这些高频率处，电路20的组件(特别是一个或多个电感器)在集成电路上能够相当小，因而电路的功耗也相当小。作为一个例子，20GHzLC谐振腔电感器的尺寸可以仅仅是5GHzLC谐振腔电感器的大约1/16。
【0027】图2示出了电路20响应控制信号VCTRL的典型操作。特别地，随着VCTRL从约0伏特变化到约1.2伏特，电路20的工作频率从约15GHz变化到约20GHz。
【0028】图3更详细地示出了电路20的说明性实施例。如图3所示，电路20包括两级耦合的正交谐振腔(quadrature tank)振荡器40a/40b。图4更详细地示出了图3电路的一个代表性级40的说明性实施例。如图4所示，代表性级40包括PMOS晶体管50a和50b、电感器52、电容器54、以及NMOS晶体管56a1、56a2、56b1和56b2。输入Q1P被施加于晶体管56a1的栅极。输入Q1N被施加于晶体管56b1的栅极。输出Q2N连接到在LC谐振腔电路52/54一端的一个节点。输出Q2P连接到在LC谐振腔电路另一端的一个节点。VCTRL被用于控制可变电容器(54)或可变电流源(未示出)，该可变电流源连接在VCO和电源(晶体管50a和50b的漏极)或地(晶体管56a2和56b2的源极)之间。
【0029】图5示出了图3中标记为A-D的引线上的信号，这些信号是相对于共同的水平时间轴或时基绘制。注意，这些信号A-D的相位是彼此正交的。换句话说，这些信号的相位相差90度，所以这四个信号的相位将时钟信号的一个完整的360度周期分成了4个相等的部分，该时钟信号具有图5所示的分成4等分的频率。
【0030】图6更详细地示出了多模除法器30(图1)的说明性实施例。如该图所示，每个正交信号A-D被施加于分频器(或者频率除法器)电路60a-60d中的相应电路。电路60中的每一个将施加于它的信号的频率除以2。图7中绘制了得到的分频信号A/2到D/2相对于图5使用的同一水平时间轴的图。注意，从图5到图7，相位间隔(以时延表示)相同。
【0031】图6进一步示出了信号A/2到D/2被施加于逻辑电路70。逻辑电路70使用信号A/2到D/2的各种特征来有效合成一个或多个输出信号，所述输出信号的频率是信号A-D的频率的任意整数分之一。一个或多个控制信号被施加于逻辑电路70，以使得它向电路30提供期望的分频数或分频因子。例如，如果希望逻辑电路70的输出信号(一个或多个)的频率是LC谐振腔振荡器电路20的频率的四分之一，则可控制逻辑电路70，使得它通过引起相关正交输出信号中的正向跃迁来响应A/2信号中的每隔一个的正向跃迁，以及通过引起相关正交输出信号中的负向跃迁来响应A/2信号中的每个介于其间的正向跃迁。(应该意识到，如果仅仅需要以2的幂分频，那么逻辑电路70能够由简单的分频器电路代替或实现。但是所讨论的说明性实施例是更一般的情况，其能够支持偶数或奇数分频比例的分频。)
【0032】作为另一个例子，如果希望逻辑电路70的输出信号(一个或多个)的频率是LC谐振腔振荡器电路20的频率的五分之一，则可按如下方式控制逻辑电路70，使其响应A/2和C/2信号，以产生一个A正交输出信号：输出中的正向跃迁响应A/2中的一个正向跃迁；忽略C/2中的下一个正向跃迁；输出中的负向跃迁响应C/2中的下一个正向跃迁；忽略A/2中的下一个负向跃迁；输出中的正向跃迁响应A/2中的下一个负向跃迁；忽略C/2中的下一个负向跃迁；输出中的负向跃迁响应C/2中的下一个负向跃迁；忽略A/2中的下一个正向跃迁；输出中的正向跃迁响应A/2中的下一个正向跃迁；等等。
【0033】作为又一例子，如果希望逻辑电路70的输出信号(一个或多个)的频率是LC谐振腔振荡器电路20的频率的六分之一，则可按如下方式控制逻辑电路70，使其产生一个A正交输出信号：输出中的正向跃迁响应A/2中的每隔三个的正向跃迁；输出中的负向跃迁响应A/2中的每隔三个的负向跃迁，该负向跃迁在上述A/2中正向跃迁之间的中间。
【0034】根据前述内容，如何设置和控制逻辑电路70，以提供其频率是LC谐振腔电路20频率的许多不同整数分之一或整数分数(integerfractions)中任一个的输出信号，是显而易见的。根据前述内容，逻辑电路70能够具有多个输出信号，输出信号能够具有相对于彼此的各种相位，也是显而易见的。虽然这样的逻辑70的多个输出信号能够是这样的信号：它们都具有相同的频率，并且相对于彼此是相位正交的(如沿着图6右侧联想所表明的)，但是并非必须如此。例如，如果需要，这些信号的频率可不同(其实现是由逻辑70使用不同的除数来产生这些信号中的不同信号)，和/或它们之间的相位差可以不是正交的。这都是可能的，因为这些信号是通过使用逻辑电路70构造的，以形成输入信号(A/2-D/2)分辨率允许的期望波形。对于给定的分频比例，所有的输出信号具有相同的频率。每个输出信号的占空比和相对相位能够被任意设置，依照信号A/2、B/2、C/2和D/2的相位分辨力，以及信号A、B、C和D定义的相位关系。(在VCO频率的90度距离，该距离可被定义为0.25TVCO)。特别关心的一组逻辑70输出信号是包含正交信号的一组。对于正交信号，在每个输出的波形将偏移合成频率周期的四分之一。但是，如已经提到的，正交仅仅是一个例子，非正交也同样是可能的，如图13所示(其中第四个信号和其他信号不正交)。图13还说明了逻辑70的输出信号能够具有不同于50％的占空比。通常，占空比分数的分子可能是信号A/2-D/2的任何两个相位相邻信号之间的时延(也就是0.25TVCO)的任何整数倍。在图13所示的例子中，这个整数倍对于所有4个信号是1。占空比分数的分母是合成输出信号的周期(对于图13例子中所示的所有信号是6.0TVCO)。多个逻辑70输出信号之间的相位间隔也可以是0.25TVCO的任何整数倍。在图13所示例子中，0.25TVCO的这些整数倍对于第二、第三和第四信号是6、12和16(相对于第一信号)。
【0035】为了简要概述逻辑70的操作，在一般情况下电路30的总分频是由任何整数值比如4、5、6、7等等进行的，逻辑70是频率修正电路，其能够有效地将2、3、4、5等等加到除法器60已经执行的2分频上。在更简单的情况中，总分频因子可能仅仅是2的幂(例如4、8等等)，由逻辑70执行的额外频率修正可能仅是2、4分频等等，并且逻辑70的操作更像频率合成器，以产生从输入信号的特定特征获得的输出信号，并且因此有效增加总分频因子(来自除法器60提供的值2)一个附加的整数值(2、3、4、5等等)。
【0036】从前述显而易见的是，LC谐振腔VCO电路20在期望输出信号频率(即逻辑70的频率输出)的若干倍工作。实际上，在此讨论的例子中，这个倍数至少是4。这有已经提到的若干优点(例如小的LC组件尺寸，因此减少了集成电路面积和功耗)。根据本发明的这个方法的另一好处是它使得VCO电路10可能在宽频率范围是可操作的，同时允许LC谐振腔VCO电路本身在相对窄的频率范围操作。这例如由图8例示说明，图8输出了响应于VCTRL，对于LC皆振腔VCO电路20频率的各种整数分数的电路10的输出频率(例如，如图2一样)。图8所示各条线的开始点和结束点大致如下：
         除数         开始(GHz)      结束(GHz)
         4            3.75           5.0
         5            3.0            4.0
         6            2.5            3.3
         7            2.1            2.8
注意，上表中的各种范围已经覆盖了开始点/结束点，所以通过改变VCTRL和除数参数，可以产生从约2.1GHz变化到约5.0GHz的宽范围内的任何期望频率。(上述范围覆盖的一个例子在图8中为最低的两个频率范围示出(在ROL))。此外，实现了这个2.1-5.0GHz的范围，而在相对窄的频带内(例如从15到20GHz(即最高频率仅仅比最低频率高约33％的频带))操作LC谐振腔VCO电路20。希望在这么小的频率范围中操作电路20是因为这有助于抑制在作为整体的该电路的整个操作范围中的相位噪声。
【0037】使用分频信号的另一好处是通过整数N分频改进了结果波形相位噪声大约20log10N，并且相对于输出周期(单位间隔或UI)的VCO抖动大约降低了一个因子N。
【0038】图9示出了说明性的环境，其中可利用上述类型的VCO电路。这个环境是可编程的逻辑器件(PLD)或现场可编程门阵列(FPGA)集成电路器件100。
【0039】图9所示电路具有两个基本的操作模式。在这些模式之一中，除法器电路30(例如，如图1中的)利用的分频因子是可选择的但是被编程到器件100上的存储单元(例如RAM单元)134中。在另一模式，除法器电路30利用的分频因子由控制电路120输出。多路复用电路130是通过RAM单元132可编程控制的，以允许除法器电路130从RAM单元134或者从控制电路120获得其分频因子。在前一情况中，一旦其已经被选择并且编程到RAM单元134中，分频(因子)就是基本固定的。当已知参考信号的频率总是在LC VCO电路20被固定的分频因子分频之后可实现的频率变化范围之内时(例如，与图1中一样)，这个例子可能被使用。当必须既变化LC VCO电路20的频率又变化除法器电路30所使用的分频因子，以产生一个或多个其频率以期望方式对应于参考信号频率的VCO 10输出信号时，第二个例子(分频因子来自控制电路120)可能被使用。在下面的段落中将首先讨论图9电路的后一操作模式。然后再次简要提到固定的分频因子情况。
【0040】器件100可从外部源(没有示出)接收时钟类型的参考信号。这个参考信号是到相位/频率检测器(PFD)电路110的一个输入。PFD110的其他输入是多模除法器电路30的输出信号，可能经过可选的整数分频器电路140分频之后。使用电路140就使得参考信号具有较低的频率。PFD 110(在前一个句子中描述)的第二个输入可以被称为反馈信号。PFD 110确定参考信号中的跃迁是在反馈信号中的跃迁之前还是之后。这是一个指示器，其指示是否需要增加或降低VCO 10的频率来产生参考信号和反馈信号之间的频率对应(correspondence)(以及可能的相位对应)。指示需要增加VCO 10的频率的信号可在引线112a(一条或多条)上输出；指示需要降低VCO 10的频率的信号可在引线112b(一条或多条)上输出。
【0041】控制电路120接收PFD 110的输出信号，并且确定这些信号是否指示了增加或降低VCO 10的频率的纯需要。控制电路120还确定目前需要的频率增加或降低是否可通过增加或降低LC谐振腔VCO电路20的频率来实现，或者是否除法器电路30目前使用的分频因子必须改变从而实现这个VCO 10的频率增加或降低。例如，如果目前需要的频率改变可通过改变VCTRL(图2或图8)而不违反VCTRL上的可接受上限或下限来实现，那么控制电路120可通过引线122a(一条或多条)改变VCTRL。分频因子(例如，在引线122b上)并不由控制电路120改变。另一方面，如果打算违反VCTRL值上的上限或下限，那么控制电路120改变除法器电路30使用的分频因子的方向也优选允许VCTRL从要被违反的上限或下限离开。因此当控制电路120通过引线122b改变分频因子时，它也可在所谓的相反方向改变VCTRL(通过(一条或多条)引线122a)，以避免响应于分频因子的变化而太突然改变VCO 10输出频率。
【0042】图9中的组件10、20和30如本说明书前面已经描述的那样工作。
【0043】简要返回其中多路复用器130被RAM单元132可编程地控制的模式，从而可将来自多个RAM单元134的可选择但是基本固定的分频因子应用于除法器电路30，在这种情况下，控制电路120可通过改变VCTRL来仅仅改变VCO 10的频率输出，因此改变LC VCO电路20的频率。如所述的，这个操作模式能够在参考信号的频率基本已知时使用(例如，已知它将总是处于仅仅通过变化VCTRL可达到的范围内，同时使用特定的固定分频因子)。
【0044】在另一可能实施例中，用于控制电路30使用的分频因子的信号(类似来自多个RAM单元134或者引线122b上的信号)可来自器件100的外部源。这是通过类似图9中的电路130的编程控制的多路复用器电路可选择的另外选择。
【0045】如所述的，根据本发明利用的VCO不必要基于LC谐振腔振荡器电路的使用。如果需要，可替代使用其他类型的振荡器电路。例如振荡器电路可以是环形振荡器电路。通过从图4所示的电路省略电感器52可产生差分两级交叉耦合的环形振荡器。但是这仅仅是一个例子，合适的环形振荡器也可以以其他公知的方式构造。(电感器52确实帮助图4的电路在更高的频率工作，并且具有更少的相位噪声，但是其可被省略，如已经解释的。)
【0046】图10示出了替代图1的说明性电路10’，其利用了正交环形VCO 20’和修改了的多模除法器30’。这些元件大体上类似图1的元件，但是振荡器20’是环形振荡器而不是LC谐振腔振荡器，并且除法器30’包括2分频和3分频，以及更高的整数因子。
【0047】图11示出了除法器30’的说明性实施例。这类似于图6所示的，只是在图11中逻辑70’具有以下额外的功能：(1)它能够不加改变地让除法器60的输出通过，以产生总的2分频；或者(2)它能够有效地合成来自A/2-D/2信号的输出信号，这些信号的频率等于信号A-D的频率除以3。
【0048】图12类似于图9，但是示出了使用来自图10的环形振荡器替代10’，而不是如图1所示的LC谐振腔振荡器10。
【0049】除了上面特别提到的方面，图10-12的环形振荡器替代在所有其他方面类似于前面结合图1-9所描述的振荡器。
【0050】上面所示和所描述的实施例包括4个“单端”分频器60a-d和逻辑70/70’，逻辑70/70’被描述为能够在所施加信号A/2-D/2的上升和下降沿都工作。象这样的特征有助于给予电路极大的操作通用性，包括以下能力：(1)以偶除数或奇除数除VCO的频率，(2)提供具有宽范围的占空比(即，不论频率除数是偶数或奇数，50％占空比和非50％占空比)的输出信号，以及(3)提供彼此正交的或者彼此具有宽范围的非正交相位关系的输出信号。但是，如果不是要求所有的这些功能，那么本发明的替代实施例可包括各种简化。这种可能的简化的一个例子示出在图14中。这包括使用两个差分的除法器电路60a’和60b’来代替否则类似图6或图11所示的那些实施例中的单端除法器电路60a-d。当产生信号A/2’-D/2’时，差分除法器电路60a’和60b’不保留信号A-D更精细的0.25TVCO相位间隔。因此它们不具有前面描述的实施例的某些更大的通用性。但是，电路剩下的功能对于许多目的来说仍是足够的。
【0051】可能的简化的另一例子为，在图6或图11所示的那些实施例中去除除法器60a-60d中的一个或两个。同样，这将意味着丢失某些(或者可能全部)在图6或图11实施例的信号A/2-D/2中可获得的更精细的0.25TVCO信息，但是剩下的功能对于某些有用的目的可能仍是足够的。
【0052】如图14所示的那些实施例的可能的进一步的简化，去除了两个差分除法器60a’和60b’中的一个，如图15所示。可能的简化的另一例子是配备逻辑70/70’，从而仅在施加于它的信号中的上升沿或下降沿工作，如图16所示。
【0053】可以各种组合来使用上述各种类型的简化。同样，利用这些各种简化可降低电路操作在各种方面(例如涉及是否支持奇以及偶频率除数，是否能够提供任意输出信号占空比，和/或是否能够提供正交或任意的非正交输出信号)的通用性。但是，这些各种简化的结果在许多应用中是可接受的，所以可选择这些简化中的一个或多个，以与特定情况或情况类别中需要满足的目标一致。
【0054】根据本发明的VCO基本能够在传统VCO可能使用的任何地方使用。以下讨论这个电路的另一可能用途，这不被理解为以任何方式限制该电路的一般用途。
【0055】这个发明的实施例，尤其是那些产生0.25TVCO分辨率的任意波形的实施例可以代替传统的延迟匹配电路。延迟匹配电路通常是通过在信号通道中引入活动的缓冲器(或者反相器电路)实现的。以这种方式，和电路架构关联的延迟和由布局相关的寄生效应引起的延迟被补偿。在这种方式中可获得任意值或任意量的延迟。但是，这个延迟量对于过程和环境参数(例如供电电压和温度变化)是高度敏感的。
【0056】根据本发明的电路10或10’能够容易地获得时钟信号的延迟(例如0.25TVCO的延迟或者其任何整数倍)，而不使用传统的延迟电路。例如，对于工作于20GHz的VCO 20或20’，0.25TVCO等于12.5ps(皮秒)。在期望频率(例如0.5fVCO)能够容易地获得具有这个延迟的时钟。在这个例子中，得到的分辨率等于12.5ps/100ps＝1/8UI，其中UI是数据传输周期(单位间隔，在此例子中为100ps)。
【0057】应该理解的是，前述内容仅仅是为了说明本发明的原理，在不脱离本发明范围和精神的情况下，本领域技术人员可进行各种修改。例如，这里提到的各种频率仅仅是说明性的，如果需要，可使用其他频率替代。作为在本发明范围内修改的另一例子，本发明的各个方面不限于这里所示的特定类型的VCO(例如所示的特定类型的LCVCO)。任何类似窄带VCO可受益于本发明的技术。窄带VCO是可在相对高频率和相对低频率之间工作的VCO，相对高频率小于相对低频率的两倍。这意味着VCO不能通过将VCO输出信号的频率除以2来提供相对低频率之下的连续频率覆盖。换句话说，在达到VCO的相对低频率之后，将相对高频率除以2导致产生VCO不能使用的相对低频率之下的频率间隙。根据本发明，通过提供工作频率高于最终使用信号中实际需要的任何频率的VCO，并且总是对这个频率进行至少2分频(或至少4分频)来产生最终使用信号，就能够避免频率覆盖间隙的问题。

Claims (30)

1.压控振荡器电路，包括：
窄带振荡器电路；和
分频器电路，其以至少为4的因子对所述窄带振荡器电路的输出信号的频率进行分频。
2.根据权利要求1所述的电路，其中所述窄带振荡器电路包括：LC谐振腔振荡器电路。
3.根据权利要求2所述的电路，其中所述LC谐振腔振荡器电路包括：
两级耦合的正交LC谐振腔振荡器电路。
4.根据权利要求3所述的电路，其中所述两级耦合的正交LC谐振腔振荡器电路产生4个输出信号，这些信号的相位彼此正交。
5.根据权利要求4所述的电路，其中所述分频器电路包括：
第一分频器电路，用于以因子2对所述输出信号中的至少两个的频率进行分频；和
第二频率修正电路，其利用所述第一分频器电路的输出以至少为2的附加整数值从2开始增加所述分频器电路的总分频因子。
6.根据权利要求5所述的电路，其中所述附加整数值可从多个可能的整数值中选择。
7.根据权利要求5所述的电路，其中所述第二频率修正电路通过合成一个信号来操作，该信号来自所述第一分频器电路的一个以上输出的特征。
8.根据权利要求2所述的电路，进一步包括：
控制电路，其可控制地改变所述LC谐振腔振荡器电路的频率。
9.根据权利要求1所述的电路，进一步包括：
控制电路，其可控制地改变所述分频器电路利用的所述因子。
10.根据权利要求8所述的电路，其中所述控制电路附加地可控制地改变所述分频器电路利用的所述因子。
11.根据权利要求5所述的电路，其中所述第二频率修正电路进一步利用所述第一分频器电路的输出来为所述第二频率修正电路的输出信号建立占空比。
12.根据权利要求11所述的电路，其中所述第二频率修正电路能够从多个可能的占空比中选择所述占空比。
13.一种使用可变频率振荡器电路和分频器电路来产生时钟信号的方法，所述时钟信号的频率对应于一个参考信号的频率，所述方法包括：
改变所述振荡器电路的频率，从而至少尝试实现所述时钟信号的频率和所述参考信号的频率之间的对应；和
如果通过所述改变没有实现所述对应，那么就改变所述分频器电路使用的分频因子，以继续至少尝试实现所述对应。
14.根据权利要求13所述的方法，进一步包括：
如果通过所述改变没有实现所述对应，那么进一步改变所述振荡器电路的频率，从而继续至少尝试实现所述对应。
15.根据权利要求13所述的方法，其中所述振荡器电路包括LC谐振腔振荡器电路，且其中所述因子是从等于4或更大数的整数值中选择的。
16.根据权利要求13所述的方法，其中所述振荡器电路包括环形振荡器电路，且其中所述因子是从等于2或更大数的整数值中选择的。
17.压控振荡器电路，包括：
窄带振荡器电路；和
分频器电路，用于以至少为2的因子对所述窄带振荡器电路的输出信号的频率进行分频。
18.根据权利要求17所述的电路，其中所述窄带振荡器电路包括：
环形振荡器电路。
19.根据权利要求18所述的电路，其中所述环形振荡器电路产生4个彼此相位正交的输出信号。
20.根据权利要求19所述的电路，其中所述分频器电路包括：
第一分频器电路，用于以因子2对所述输出信号中的至少两个的频率进行分频；和
第二频率修正电路，其利用所述第一分频器电路的输出以至少为1的附加整数值从2开始增加所述分频器电路的总分频因子。
21.根据权利要求20所述的电路，其中所述附加的整数值可从多个可能整数值中选择。
22.根据权利要求20所述的电路，其中所述第二频率修正电路通过合成信号来操作，该信号来自所述第一分频器电路的一个以上输出的特征。
23.根据权利要求18所述的电路，进一步包括：
控制电路，其可控制地改变所述环形振荡器电路的频率。
24.根据权利要求17所述的电路，进一步包括：
控制电路，其可控制地改变所述分频器电路利用的所述因子。
25.根据权利要求23所述的电路，其中所述控制电路附加地可控制地改变所述分频器电路利用的所述因子。
26.根据权利要求20所述的电路，其中所述第二频率修正电路进一步利用所述第一分频器电路的输出来为所述第二频率修正电路的输出信号建立占空比。
27.根据权利要求26所述的电路，其中所述第二频率修正电路能够从多个可能的占空比中选择所述占空比。
28.产生延迟时钟信号的电路，包括：
压控振荡器电路，用于产生多个相位间隔的输出信号；和
时钟信号合成电路，用于从所述输出信号的特征合成所述延迟时钟信号。
29.根据权利要求28所述的电路，其中所述压控振荡器电路是从LC谐振腔振荡器电路和环形振荡器电路组成的组中选择的。
30.根据权利要求28所述的电路，其中所述时钟信号合成电路包括：
分频器电路，用于以因子2对所述输出信号的频率进行分频；和
第二频率修正电路，以可选地至少为1的附加整数值从2开始增加所述时钟信号合成电路的总分频因子。
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