CN1941173A - 延迟锁相回路电路 - Google Patents
延迟锁相回路电路 Download PDFInfo
- Publication number
- CN1941173A CN1941173A CNA2006101593349A CN200610159334A CN1941173A CN 1941173 A CN1941173 A CN 1941173A CN A2006101593349 A CNA2006101593349 A CN A2006101593349A CN 200610159334 A CN200610159334 A CN 200610159334A CN 1941173 A CN1941173 A CN 1941173A
- Authority
- CN
- China
- Prior art keywords
- signal
- locked loop
- output
- delay
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 11
- 230000008859 change Effects 0.000 claims abstract description 10
- 230000000630 rising effect Effects 0.000 claims description 50
- 230000004044 response Effects 0.000 claims description 48
- 230000007423 decrease Effects 0.000 claims description 29
- 230000001934 delay Effects 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 21
- 239000000872 buffer Substances 0.000 claims description 14
- 230000003362 replicative effect Effects 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000002441 reversible effect Effects 0.000 claims description 4
- 238000012937 correction Methods 0.000 claims description 3
- AGVAZMGAQJOSFJ-WZHZPDAFSA-M cobalt(2+);[(2r,3s,4r,5s)-5-(5,6-dimethylbenzimidazol-1-yl)-4-hydroxy-2-(hydroxymethyl)oxolan-3-yl] [(2r)-1-[3-[(1r,2r,3r,4z,7s,9z,12s,13s,14z,17s,18s,19r)-2,13,18-tris(2-amino-2-oxoethyl)-7,12,17-tris(3-amino-3-oxopropyl)-3,5,8,8,13,15,18,19-octamethyl-2 Chemical compound [Co+2].N#[C-].[N-]([C@@H]1[C@H](CC(N)=O)[C@@]2(C)CCC(=O)NC[C@@H](C)OP(O)(=O)O[C@H]3[C@H]([C@H](O[C@@H]3CO)N3C4=CC(C)=C(C)C=C4N=C3)O)\C2=C(C)/C([C@H](C\2(C)C)CCC(N)=O)=N/C/2=C\C([C@H]([C@@]/2(CC(N)=O)C)CCC(N)=O)=N\C\2=C(C)/C2=N[C@]1(C)[C@@](C)(CC(N)=O)[C@@H]2CCC(N)=O AGVAZMGAQJOSFJ-WZHZPDAFSA-M 0.000 claims description 2
- 230000010363 phase shift Effects 0.000 claims description 2
- 230000010076 replication Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供一种用于同步动态随机存取存储器(SDRAM)的延迟锁相回路(DLL)电路。若锁定状态由于指示包括于DRAM中的延迟复制模型化单元的延迟突然变化的外部变化(诸如tCK或电源电压的变化)而被破坏，则可通过在该DLL电路中由监测该状态的电路产生内部重设信号并接着使用粗延迟值来实施相位更新，而在某一时间(例如，200tCK)内恢复该锁定状态。
Description
技术领域
本发明是关于半导体设计技术；且更特定言之，本发明是关于一种用于同步动态随机存取存储器(SDRAM)的延迟锁相回路(DLL)。
背景技术
诸如双数据速率(DDR)SDRAM的同步半导体存储器装置通过使用与来自诸如存储器控制器的外部装置的外部时钟信号同步并接着被锁定的内部时钟信号，来执行与外部装置的数据传输。此是因为所检测的时钟信号与数据间的暂时同步对于在存储器与存储器控制器间的稳定的数据传输来说是重要的。换言之，为了稳定的数据传输，应通过反转补偿根据传输数据的个别元件的时钟在总线上载运数据的时间，将数据正确地排列在时钟的边缘或中心处。用于此目的的时钟同步电路为相位锁相回路(PLL)电路及DLL电路。举例而言，若外部时钟信号的频率与内部时钟信号的频率不同，则PLL电路实现倍频功能。若外部时钟信号的频率与内部时钟信号的频率一致，则通常采用DLL电路。
DLL电路经由补偿在将外部时钟信号输送至半导体存储器装置内的数据输出级的过程期间发生的时钟延迟成分来产生内部时钟信号，并使得用于最终数据的输入/输出的内部时钟信号与外部时钟信号同步。与PLL电路相比，DLL电路的优点为很少噪声产生及具较小尺寸的电路结构。归因于此等优点，DLL电路通常作为同步电路用于半导体存储器装置中。在不同DLL电路中，受寄存器控制的DLL电路被极其普遍地采用。寄存器可储存锁定延迟值，其在电源中断时将该值保存于寄存器中。起始时钟锁定所需的时间通过在电源恢复时加载储存于寄存器中的经固定的延迟值，并接着将该延迟值用于时钟锁定来减少。
图1为用于描述已知DLL电路的配置的方块图。
参看图1，已知DLL电路一般包括时钟缓冲器10、第一及第二相位延迟及延迟控制器20及30、前置工作循环校正(duty cycle correction；DCC)单元40、DCC单元50、延迟复制模型化单元60、相位比较器70、模式产生器80、DLL控制器90、时钟产生器100、及输出驱动器110。
时钟缓冲器10接收外部时钟信号并对其进行缓冲，并输出同相的第一及第二内部时钟信号CLKIN1及CLKIN2、参考内部时钟信号REFCLK及第三内部时钟信号CONTCLK。
第一相位延迟及延迟控制器20响应于自模式产生器80提供的第一及第二锁定状态信号FAST_MODE_END及LOCK_STATE来延迟第一内部时钟信号CLKIN1的相位，并将其输出为第一内部延迟时钟信号MIXOUT_R。
类似地，第二相位延迟及延迟控制器30响应于来自模式产生器80的第三及第四锁定状态信号FAST_MODE_ENDF及LOCK_STATEF来延迟第二内部时钟信号CLKIN2的相位，并将其提供为第二内部延迟时钟信号MIXOUT_F。
前置DCC单元40对第一内部延迟时钟信号MIXOUT_R进行缓冲，并将其输出为上升时钟RISING_CLK；且亦对第二内部延迟时钟信号MIXOUT_F进行缓冲并使其反转，并将经反转的时钟信号输出为下降时钟FALLING_CLK。此处，上升时钟RISING_CLK与下降时钟FALLING_CLK的工作脉冲(duty)呈互补关系。意即，若外部时钟的高脉冲宽度较宽，则上升时钟RISING_CLK的高脉冲宽度较宽，而下降时钟FALLING_CLK的高脉冲宽度较窄。
DCC单元50接收时钟工作脉冲(clock duty)彼此互补的上升时钟RISING_CLK及下降时钟FALLING_CLK，并校正每一时钟的工作脉冲，以将其提供为上升反馈时钟IFBCLKR及下降反馈时钟IFBCLKF。
延迟复制模型化单元60依接收来自芯片外部的时钟之后到达相位延迟部分并将相位延迟部分的输出时钟配送至芯片外部的时间段发生的延迟因子，模型化来自DCC单元50的上升反馈时钟IFBCLKR及下降反馈时钟IFBCLKF。经由此模型化，导出经补偿的上升反馈时钟FBCLKR及经补偿的下降反馈时钟FBCLKF，为其补偿了外部时钟与实际内部时钟之间的时间差。校正延迟因子用于将失真值确定为DLL电路的效能。对于延迟复制模型化单元60，实际上存在收缩、简化及使用基本电路的方法。实际上，延迟复制模型化单元60预先模型化时钟缓冲器、DLL时钟驱动器、R/F除频器及输出缓冲器。
相位比较器70比较来自延迟复制模型化单元60的经补偿的上升反馈时钟FBCLKR及经补偿的下降反馈时钟FBCLKF中的每一者与来自时钟缓冲器10的参考内部时钟信号REFCLK，以获得相位检测信号。定期地，外部时钟经除频器予以除法运算，以使用该比较中的较低的频率，以使得可降低DLL电路的功率消耗。
模式产生器80通过使用来自相位比较器70的第一位置比较控制信号FINE、第一粗延迟控制信号FM_PDOUT及第一精细延迟控制信号COARSE，来产生第一及第二锁定状态信号FAST_MODE_END及LOCK_STATE，从而指示第一相位延迟及延迟控制器20中的时钟的延迟锁定已建立。另外，其基于来自相位比较器70的第二位置比较控制信号FINEF、第二粗延迟控制信号FM_PDOUTF及第二精细延迟控制信号COARSEF，来产生第三及第四锁定状态信号FAST_MODE_ENDF及LOCK_STATEF，从而表示第二相位延迟及延迟控制器30中的时钟的延迟锁定已建立。
DLL电路中所实施的相位更新的速度取决于自模式产生器80提供的第一及第四锁定状态信号的输出逻辑值而变化。相位更新意指将由DLL电路补偿的上升反馈时钟FBCLKR及下降反馈时钟FBCLKF中的每一者的相位与参考内部时钟信号REFCLK的相位进行比较，以连续追踪其间的相位差。下文引入其实例。
若经补偿的上升反馈时钟FBCLKR及下降反馈时钟FBCLKF中的每一者与参考内部时钟信号REFCLK间的相位差较大，则第一及第三锁定状态信号FAST_MODE_END及FAST_MODE_ENDF保持在逻辑低值。接着，导出信号的第一及第二相位延迟及延迟控制器20及30分别使经补偿的上升反馈时钟FBCLKR及下降反馈时钟FBCLKF的相位一次移位四个单位延迟。若相位差小于四个单位延迟，则第一及第三锁定状态信号FAST_MODE_END及FAST_MODE_ENDF经维持为逻辑高值。第一及第二相位延迟及延迟控制器20及30分别使经补偿的上升反馈时钟FBCLKR及下降反馈时钟FBCLKF的相位一次移位两个单位延迟。且，若相位差小于一个单位延迟，则第一及第二相位延迟及延迟控制器20及30精细调整反馈信号的相位，同时第二及第四锁定状态信号LOCK_STATE及LOCK_STATEF自逻辑低上升至逻辑高。其后，若相位变为同相，则DCC单元50通过其自身所产生的相位更新锁定信息信号DCC_ECB予以启用，且相位更新过程完成。在此过程中，经补偿的上升反馈时钟FBCLKR及下降反馈时钟FBCLKF是以不同方式来控制，但在相位更新已被锁定后是以相同方式来控制。
DLL控制器90响应于自存储器外部传输而来的DLL重设信号DLL_RESETB及DLL撤销信号DIS_DLL来提供重设信号RESET以控制DLL电路的操作。
时钟产生器100接收来自时钟缓冲器10的第三内部时钟信号CONTCLK及来自DCC单元50的相位更新锁定信息信号DCC_ENB，并产生通知在退出省电模式时相位更新周期开始的第一时钟PULSE2，及通知其结束的第二时钟PULSE8_11。
输出驱动器110对来自DCC单元50的上升反馈时钟IFBCLKR及下降反馈时钟IFBCLKF进行缓冲并输出。
具有如图1中所示配置的DLL电路假定具有锁定信息的锁定状态经由相位更新得到内部时钟，其中DRAM内部的延迟得到补偿。一旦产生锁定信息，则重复执行多达约15ps的较小数量的相位更新过程，其校正内部时钟的相位变化。
然而，若存在指示DRAM内部的延迟复制模型化单元的延迟在锁定状态下的突然变化的外部影响，诸如tCK或电源电压VDD的变化，则锁定状态被暂时破坏。在此情况下，由于DLL电路未监测在锁定信息产生后锁定状态是否维持于反馈时钟信号FBCLK与内部时钟信号REFCLK之间，且其假定锁定状态，因此取决于反馈时钟信号FBCLK与内部时钟信号REFCLK间的位置关系，仅关于约0ps至约15ps的非常小数量的延迟进行相位更新。出于此原因，若锁定状态由于现有DLL电路中模型化的内部延迟的突然变化而破坏，则由于相位更新使用多达约15ps的较小数量的延迟，因此恢复该状态花费大量时间，例如200tCK以上。
发明内容
因此，本发明的一目的为提供一种用于半导体存储器装置的DLL电路装置及方法，其能够在锁定状态由于指示延迟复制模型化单元的延迟在该锁定状态下的突然变化的外部影响(诸如tCK或电源电压VDD的变化)而被破坏时，迅速再次恢复该锁定状态。
根据本发明的一个方面，提供一种与外部时钟同步地操作的同步存储器装置，其包括：DLL，其用于执行相位更新以产生锁定状态的DLL时钟，并在该锁定状态下以小于一个单位延迟的延迟量实施该相位更新；及控制单元，其用于在该锁定状态被外部变化破坏时重设该DLL。
根据本发明的另一个方面，提供一种DLL电路，其包括：时钟缓冲器，其用于对外部时钟信号进行缓冲并输出内部时钟信号；相位延迟及延迟控制单元，其用于接收该等内部时钟信号并使该等内部时钟信号的相位延迟，以提供经延迟的内部时钟信号；延迟复制模型化单元，其用于用存储器内的时钟信号的延迟因子使该相位延迟及延迟控制单元的该等输出信号模型化，并将经模型化的信号提供为反馈信号；相位比较器，其用于接收并比较该内部时钟信号与该等反馈信号中的每一者，并检测该等信号间的相位差，以输出检测信号及控制信号；模式产生器，其用于响应于该等控制信号而产生相位更新模式信号，以控制该相位延迟及延迟控制单元的相位延迟；及DLL控制器，其用于响应于该等检测信号而提供重设信号，以控制该DLL的操作。
如上所述，在锁定状态一旦已建立后，尽管该锁定状态由于任何外部变化而被破坏，但该相位更新仍用非常小的延迟量来执行，因此相关技术DLL电路花费大量时间来恢复该锁定状态。
然而，在本发明中，若该锁定状态由于诸如tCK或电源电压VDD的改变的外部变化而被破坏，则该锁定状态可在某一时间(例如200tCK)内再次恢复。重设信号在该DLL电路中由监测该状态的电路内部地产生，且接着使用粗延迟值来实施该相位更新。本发明采用如下机制，在内部时钟信号与穿过该DRAM的该延迟复制模型化单元的反馈时钟信号FBCLK之间已发生超过某一延迟的差时，在该DLL电路中产生内部重设信号。
附图说明
图1为已知DLL电路的方块图；
图2为描述根据本发明一实施例的DLL电路的配置的方块图；
图3为阐释用于通过图2中所示的相位比较器判断锁定成功/失败的配置的方块图；
图4为阐释用于通过相位比较器判断锁定成功/失败的配置的时序图；
图5为图2中所示的模式产生器的详细电路图；
图6为DLL控制器的详细电路图；及
图7为演示图2中所示的DLL电路的操作的波形图。
[主要元件标号说明]
10 时钟缓冲器
20 第一相位延迟及延迟控制器
30 第二相位延迟及延迟控制器
40 前置工作循环校正(DCC)单元
50 工作循环校正(DCC)单元
60 延迟复制模型化单元
70 相位比较器
80 模式产生器
90 DLL控制器
100 时钟产生器
110 输出驱动器/时钟缓冲器
120 相位延迟及延迟控制单元
130 延迟复制模型化单元
140 相位比较器
142 检测器
143 第一检测器
144 第二检测器
150 模式产生器
152 锁定信号输出单元
153 第一锁存器
154 第一触发器F/F
156 快速结束信号输出单元
157 第二锁存器
158 第二触发器F/F
170 时钟产生器
180 工作循环校正(DCC)单元
190 输出驱动器/输出缓冲器
300 控制单元
320 DLL控制器
322 外部DLL控制器
326 内部DLL控制器
328 重设信号输出单元
具体实施方式
下文中，将参考随附图式详细描述根据本发明的延迟锁相回路(DLL)电路，以使本发明可易于由本领域技术人员执行。
图2为用于描述根据本发明的DLL电路的配置的方块图。
参看图2，与外部时钟同步地操作的同步存储器装置包括：DLL 100，其用于执行相位更新以产生锁定状态的DLL时钟，并在锁定状态下用小于一个单位延迟的延迟量来实施该相位更新；及控制单元300，其用于在锁定状态被锁定状态下的外部变化破坏时重设DLL。
更确切而言，DLL 100包括：时钟缓冲器110，其用于对外部时钟信号进行缓冲并输出内部时钟信号；相位延迟及延迟控制单元120，其用于接受该内部时钟信号并延迟其相位，以输出经延迟的内部时钟信号；延迟复制模型化单元130，其用于用存储器内的时钟信号的延迟因子来使该相位延迟及延迟控制单元120的输出信号模型化，并将经模型化的信号提供为反馈信号FBCLK；相位比较器140，其用于接收内部时钟信号REFCLK及反馈信号FBCLK的每一者，并检测个别两个信号之间的相位差以输出检测信号COARSE_DCC及COARSE_REVERSE以及控制信号FINE、COARSE、FM_PDOUT、FINEF、COARSEF及FM_PDOUTF；及模式产生器150，其用于产生相位更新模式信号FAST_MODE_END、LOCK_STATE、FAST_MODE_ENDF及LOCK_STATEF，以响应于控制信号来控制相位延迟及延迟控制单元120的相位延迟。
另外，DLL 100还包括：时钟产生器170，其用于产生通知相位更新周期开始的第一时钟PULSE2及通知其结束的第二时钟PULSE8_11；DCC单元180，其在相位更新完成且锁定信息信号经启动时由锁定信息信号DCC_ENB予以启用，以用于校正相位延迟及延迟控制单元的输出时钟信号的工作脉冲，从而输出经校正的时钟信号，其中DCC单元180具有前置DCC区块及DCC区块；及输出缓冲器190，其用于接收来自存储器核心的数据，并与DCC单元180的输出信号同步地将数据输出至数据输出垫。
如上所述，控制单元300包含DLL控制器320，该DLL控制器320用于响应于检测信号COARSE_DCC及COARSE_REVERSE来提供重设信号RESET以控制DLL的操作。
图3为通过本发明的相位比较器140来判断锁定成功/失败的配置的方块图。
图4为用于阐释相位比较器140的操作的时序图。
相位比较器140包括检测器142，其检测内部时钟信号REFCLK与反馈时钟信号FBCLK的每一者之间的相位差，以监测在DLL处于锁定状态时由于诸如tCK或电源电压VDD的突然变化的外部因子而在其间发生的相位差，并接着输出检测信号COARSE_DCC及COARSE_REVERSE。
经提供作为相位比较器140的检测器142包括：第一检测器143，其用于输出第一检测信号COARSE_DCC，以基于内部时钟信号REFCLK的上升边缘来判断反馈时钟信号FBCLK的上升边缘是否在两个单位延迟内；及第二检测器144，其用于输出第二检测信号COARSE_REVERSE，以基于反馈时钟信号FBCLK的上升边缘来判断内部时钟信号REFCLK的上升边缘是否在两个单位延迟内。图4作为时序图来例示第一检测器143的一实施例，该第一检测器143用于输出第一检测信号COARSE_DCC以基于内部时钟信号REFCLK的上升边缘来判断反馈时钟信号FBCLK的上升边缘是否在两个单位延迟内。
关于图2更加详细地阐释由相位比较器产生的控制信号，其中产生有：第一控制信号，其基于内部时钟信号的上升边缘来指示反馈时钟信号的上升边缘居先还是落后；第二控制信号，其基于内部时钟信号的上升边缘来表示反馈时钟信号的上升边缘是否在四个单位延迟内；第三控制信号，其基于内部时钟信号的上升边缘来表示反馈时钟信号的上升边缘是否在一个单位延迟内；第四控制信号，其基于内部时钟信号的下降边缘来指示反馈时钟信号的下降边缘居先还是落后；第五控制信号，其基于内部时钟信号的下降边缘来表示反馈时钟信号的下降边缘是否在四个单位延迟内；第六控制信号，其基于内部时钟信号的下降边缘来表示反馈时钟信号的下降边缘是否在一个单位延迟内。
图5为通用模式产生器的详细电路图。
参看图5，模式产生器150具备：快速结束信号输出单元156，其用于响应于第一控制信号FINE及第二控制信号FM_PDOUT或第四控制信号FINEF及第五控制信号FM_PDOUTF，而输出上升快速结束信号FAST_MODE_END或下降快速结束信号FAST_MODE_ENDF，该上升快速结束信号或该下降快速结束信号经启动，以使相位延迟及延迟控制器的相位一次移位两个单位延迟，而不是一次移位四个单位延迟；及锁定信号输出单元152，其用于响应于第三控制信号COARSE或第六控制信号COARSEF，而提供上升锁定信号LOCK_STATE或下降锁定信号LOCK_STATEF，该上升锁定信号或该下降锁定信号经启动，以在为精细校正对一个单位延迟进行进一步除法运算后，使相位延迟及延迟控制器的相位移位，而不是一次移位两个单位延迟。
在模式产生器150的元件之中，锁定信号输出单元152包括：第一反转器INV1，其用于反转并输出重设信号RESET；第一PMOS晶体管P1，其用于响应于第一反转器INV1的输出信号来控制电源电压VDD的输送；第二PMOS晶体管P2，其用于响应于上升锁定信号LOCK_STATE或下降锁定信号LOCK_STATEF来控制电源电压VDD的输送；第三PMOS晶体管P3，其用于响应于第一时钟PULSE2来控制电源电压VDD的传递；第一NMOS晶体管N1，其响应于第一时钟PULSE2来控制接地电压GND的传递；第二NMOS晶体管N2，其用于响应于第三控制信号COARSE或第六控制信号COARSEF来控制接地电压GND的输送；第二反转器INV2，其用于反转并输出第三控制信号COARSE或第六控制信号COARSEF；第一触发器(F/F)154，其中第二反转器INV2的输出信号经接收为数据输入，第一时钟PULSE2经接收为时钟输入，且重设信号RESET经接收为重设输入；第三NMOS晶体管N3，其用于响应于第一F/F 154的输出信号来控制来自第二及第三PMOS晶体管P2及P3的电源电压VDD的输送，或来自第一及第二NMOS晶体管N1及N2的接地电压GND的输送；及第一锁存器153，其用于保存来自第一PMOS晶体管P1的电源电压VDD的逻辑值、或来自第二及第三PMOS晶体管P2及P3以及第三NMOS晶体管N3的电源电压VDD的逻辑值、或来自第一至第三NMOS晶体管N1至N3的接地电压GND的逻辑值，并输出上升锁定信号LOCK_STATE或下降锁定信号LOCK_STATEF。
快速结束信号输出单元156包括：第四PMOS晶体管P4，其用于响应于重设信号RESET的经反转的信号RESETB来控制电源电压VDD的输送；第四NMOS晶体管N4，其用于响应于上升锁定信号LOCK_STATE或下降锁定信号LOCK_STATEF来控制接地电压GND的输送；第五NMOS晶体管N5，其用于响应于第一时钟PULSE2来控制接地电压GND的传递；第六NMOS晶体管N6，其用于响应于第二控制信号FM_PDOUT或第五控制信号FM_PDOUTF来控制接地电压GND的传递；第七NMOS晶体管N7，其用于响应于第一控制信号FINE或第四控制信号FINEF来控制接地电压GND的输送；第三反转器INV3，其用于反转并输出第二控制信号FM_PDOUT或第五控制信号FM_PDOUTF；第二F/F 158，其中第三反转器INV3的输出信号经接收为数据输入，第一时钟PULSE2经接收为时钟输入，且重设信号RESET经接收为重设输入；第八NMOS晶体管N8，其用于响应于第二F/F 158的输出信号来控制接地GND的输送；及第二锁存器157，其用于保存来自第四PMOS晶体管P4的电源电压VDD的逻辑值，或来自第四NMOS晶体管N4的接地电压GND的逻辑值，或来自第五至第七NMOS晶体管N5至N7的接地电压GND的逻辑值，或来自第五及第六NMOS晶体管N5及N6以及第八NMOS晶体管N8的接地电压GND的逻辑值，并输出上升快速结束信号FAST_MODE_END或下降快速结束信号FAST_MODE_ENDF。锁定信息信号DCC_ENB在上升锁定信号LOCK_STATE及下降锁定信号LOCK_STATEF均被启动时启动。
图6为根据本发明的DLL控制器的详细电路图。
参看图6，DLL控制器包括：外部DLL控制器322，其用于接收自外部提供的自刷新信息信号SREF、供电信息信号PWRUP、DLL重设信号DLL_RESET及DLL撤销信号DIS_DLL，并输出外部重设信号RESET_EXT以控制DLL的操作；内部DLL控制器326，其用于在锁定信息信号DCC_ENB经启动且第二时钟PULSE8_11经触发时，响应于第一及第二检测信号COARSE_DCC及COARSE_REVERSE来输出内部重设信号RESET_IN，以控制DLL的操作；及重设信号输出单元328，其用于接收外部重设信号RESET_EXT及内部重设信号RESET_IN，并提供输出信号作为重设信号RESET。
在DLL控制器320的元件之中，外部DLL控制器322包括：第一反转器INV1，其用于反转并输出自刷新信息信号SREF；第二反转器INV2，其用于反转并输出第一反转器INV1的输出信号；第三反转器INV3，其用于反转并输出供电信息信号PWRUP；第四反转器INV4，其用于反转并输出DLL重设信号DLL_RESET；第五反转器INV5，其用于反转并输出DLL撤销信号DIS_DLL；第一NOR门NOR1，其用于对第二反转器INV2的输出信号与第三反转器INV3的输出信号进行NOR运算并输出；第一NAND门NAND1，其用于对第一NOR门NOR1的输出信号与第四及第五反转器INV4及INV5的输出信号进行NAND运算并输出；第六反转器INV6，其用于反转并输出第一NAND门NAND1的输出信号；及第七反转器INV7，其用于使第六反转器INV6的输出信号反转，并将输出信号输出为外部重设信号RESET_EXT。
内部DLL控制器326包括：第八反转器INV8，其用于反转并输出锁定信息信号DCC_ENB；第九反转器INV9，其用于反转并输出锁定信息信号DCC_ENB；第一PMOS晶体管P1，其用于响应于第八反转器INV8的输出信号来控制电源电压VDD的输送；第一NMOS晶体管N1，其用于响应于第九反转器INV9的输出信号来控制接地电压GND的输送；第二NMOS晶体管N2，其用于响应于第二时钟PULSE8_11来控制接地电压GND的传递；第二NAND门NAND2，其用于对第一及第二检测信号COARSE_DCC及COARSE_REVERSE进行NAND运算并输出；第三NMOS晶体管N3，其用于响应于第二NAND门NAND2的输出信号来控制接地电压GND的传递；及锁存器327，其用于保存来自第一PMOS晶体管P1的电源电压VDD的逻辑值，或来自第一至第三NMOS晶体管N1至N3的接地电压GND的逻辑值，并将经保存的值作为内部重设信号RESET_IN予以输出。
重设信号输出单元328具备：第二NOR门NOR2，其用于对内部重设信号RESET_IN及外部重设信号RESET_EXT进行NOR运算并输出；及第十反转器INV10，其用于使第二NOR门NOR2的输出信号反转，并将经反转的信号输出为重设信号RESET。
下面关于图2至4详细阐释信号的流动。除非如上所提及，在锁定信息信号DCC_ENB经启动至低电平后第一及第二检测信号COARSE_DCC及COARSE_REVERSE两者均变为高电平，否则通过使用经由图3的内部时钟信号REFCLK与反馈时钟信号FBCLK的位置关系产生的第一及第二检测信号COARSE_DCC及COARSE_REVERSE，DLL控制器320经配置以使得其启动内部重设信号RESET_IN。将此配置添加至现有DLL控制器的机制，以使得在施加外部重设信号RESET_EXT并发出内部重设信号RESET_IN时执行DLL电路的重设操作。若锁定信息通过DLL电路的时钟产生器而在所有上升及下降延迟链中启动，则通知相位更新周期结束的时钟PULSE8_11每8clk被触发一次。同时，若锁定信息信号DCC_ENB经启动至逻辑低，则其每11clk被触发一次。DLL控制器仅在施加通知相位更新周期结束的时钟PULSE8_11时执行取样过程；且因此，其不受时钟抖动严重影响。作为参考，联合电子装置工程协会(joint electronic device engineering council(JEDEL))的外部时钟的抖动规格为250ps。若一个单位延迟经设定为150ps，则两个单位延迟变为300ps。因此，可降低DCC控制器由于外部时钟抖动而发生故障的可能性。而且，若重设命令被发出，则锁定信息信号DCC_ENB经转变为逻辑高，藉此起始内部DLL控制器326。
图7展示一模拟，其中应用如图2中所示的本发明的DLL电路。
参看图7，若外部电源电压VDD自1.6V变化至2.6V，则判断内部时钟信号REFCLK与反馈时钟信号FBCLK间的延迟差是否在两个单位延迟内。若使延迟复制模型化单元的变化超出两个单位延迟，则可见重设命令被发出。亦可见，若与自1.6V变化至2.6V的实例类似，若在外部电源电压VDD自2.6V变化至1.6V时，延迟复制模型化单元的变化变为超出两个单位延迟，则重设命令被发出。
通过应用如上所述的本发明的技术，若锁定状态由于诸如tCK或电源电压VDD的变化的外部变化而被破坏，则通过经由内部时钟信号与反馈时钟信号的相位比较监测锁定状态，并接着内部产生重设信号RESET，来使用粗延迟值实施相位更新。经由此过程，锁定状态可在某一时间(例如200tCK)内再次恢复。
应注意，实施例中所说明的逻辑门及晶体管可基于施加至其的信号的极性而在类型及位置上不同地予以建构。
本申请案含有与分别在2005年9月29日及2005年12月27日于韩国专利局申请的韩国专利申请案第2005-90966号及第2005-130880号有关的发明，该等专利申请案的全文以引用的方式并入本文中。
虽然已关于特定实施例描述了本发明，但本领域技术人员将易于了解，在不偏离如所述权利要求范围中所界定的本发明的精神及范畴的情况下，可进行各种改变及修改。
Claims (16)
1.一种以同步于外部时钟方式操作的同步存储器装置，其包含：
延迟锁相回路，其用于执行相位更新以产生锁定状态的延迟锁相回路时钟，并在该锁定状态下以较小延迟量来实施该相位更新；及
控制单元，其用于在该锁定状态被外部变化破坏时重设该延迟锁相回路。
2.根据权利要求1的同步存储器装置，其中该延迟锁相回路包括接收多个信号并检测该等信号之间的相位差的相位比较器，并通过使用来自该相位比较器的输出信号来执行相位更新。
3.根据权利要求2的同步存储器装置，其中该控制单元响应于该相位比较器的该等输出信号来控制该延迟锁相回路的该重设操作。
4.一种延迟锁相回路电路，其包含：
时钟缓冲器，其用于对外部时钟信号进行缓冲，并输出内部时钟信号；
相位延迟及控制单元，其用于接收该等内部时钟信号，并延迟该内部时钟信号的相位，以提供经延迟的内部时钟信号；
延迟复制模型化单元，其用于用存储器内的时钟信号的延迟因子，使该相位延迟及控制单元的输出信号模型化，并提供经模型化的信号作为反馈信号；
相位比较器，其用于接收并比较该内部时钟信号与该等反馈信号的每一者，并检测该等信号之间的相位差，以输出检测信号及控制信号；
模式产生器，其用于响应于该等控制信号产生相位更新模式信号，以控制该相位延迟及控制单元的相位延迟；及
延迟锁相回路控制器，其用于响应于该等检测信号提供重设信号，以控制该延迟锁相回路的操作。
5.根据权利要求4的延迟锁相回路电路，其还包含：
时钟产生器，其用于产生通知相位更新周期的开始的第一时钟，及通知该相位更新周期的结束的第二时钟；
工作循环校正单元，其在相位更新完成且锁定信息信号被启动时由该锁定信息信号予以启用，且用于校正并输出该相位延迟及控制单元的该等输出时钟信号的工作脉冲；及
输出缓冲器，其用于接收来自存储器核心的数据，并以同步于该工作循环校正单元的输出信号方式将该数据输出至数据输出垫。
6.根据权利要求4的延迟锁相回路电路，其中该相位控制器包括检测器，该检测器检测并输出该内部时钟信号与该等反馈时钟信号的每一者之间的相位差，以监测在该延迟锁相回路处于锁定状态时由于诸如tCK或电源电压的突然变化的外部因子而发生的该相位差。
7.根据权利要求6的延迟锁相回路电路，其中该检测器包括：
第一检测器，其用于输出第一检测信号，以基于该内部时钟信号的上升边缘来判断该反馈时钟信号的上升边缘是否在两个单位延迟内；及
第二检测器，其用于输出第二检测信号，以基于该反馈时钟信号的上升边缘来判断该内部时钟信号的该上升边缘是否在该两个单位延迟内。
8.根据权利要求6的延迟锁相回路电路，其中该相位比较器产生以下信号作为该等控制信号：
第一控制信号，其基于该内部时钟信号的该上升边缘，来指示该反馈时钟信号的该上升边缘居先还是落后，
第二控制信号，其基于该内部时钟信号的该上升边缘，来表示该反馈时钟信号的该上升边缘是否在四个单位延迟内，
第三控制信号，其基于该内部时钟信号的该上升边缘，来表示该反馈时钟信号的该上升边缘是否在一个单位延迟内，
第四控制信号，其基于该内部时钟信号的下降边缘，来指示该反馈时钟信号的下降边缘居先还是落后；
第五控制信号，其基于该内部时钟信号的该下降边缘，来表示该反馈时钟信号的该下降边缘是否在四个单位延迟内，及
第六控制信号，其基于该内部时钟信号的该下降边缘，来表示该反馈时钟信号的该下降边缘是否在该一个单位延迟内。
9.根据权利要求8的延迟锁相回路电路，其中该模式产生器包括：
快速结束信号输出单元，其用于响应于该第一及该第二控制信号或该第四及该第五控制信号，而输出上升快速结束信号或下降快速结束信号，该升快速结束信号或该下降快速结束信号经启动以使该相位延迟及控制单元的相位一次移位两个单位延迟，而不是一次移位四个单位延迟；及
锁定信号输出单元，其用于响应于该第三控制信号或该第六控制信号而输出上升锁定信号或下降锁定信号，该上升锁定信号或下降锁定信号经启动以在为精细校正对该一个单位延迟进行进一步除法运算后，使该相位延迟及控制单元的该相位移位，而不是一次移位该两个单位延迟。
10.根据权利要求8的延迟锁相回路电路，其中该锁定信号输出单元包括：
第一反转器，其用于反转并输出该重设信号；
第一PMOS晶体管，其用于响应于该第一反转器的输出信号来控制电源电压的施加；
第二PMOS晶体管，其用于响应于该上升锁定信号或该下降锁定信号来控制该电源电压的施加；
第三PMOS晶体管，其用于响应于该第一时钟来控制该电源电压的施加；
第一NMOS晶体管，其用于响应于该第一时钟来控制接地电压的施加；
第二NMOS晶体管，其用于响应于该第三控制信号或该第六控制信号来控制该接地电压的施加；
第二反转器，其用于反转并输出该第三控制信号或该第六控制信号；
第一触发器，其中该第二反转器的输出信号经接收为数据输入，该第一时钟经接收为时钟输入，且该重设信号经接收为重设输入；
第三NMOS晶体管，其用于响应于该第一触发器的输出信号来控制来自该第二及该第三PMOS晶体管的该电源电压的施加，或来自该等第一及该第二NMOS晶体管的该接地电压的施加；及
第一锁存器，其用于保存来自该第一PMOS晶体管的该电源电压的逻辑值、或来自该第二及该第三PMOS晶体管以及该第三NMOS晶体管的该电源电压的逻辑值、或来自该等第一至第三NMOS晶体管的该接地电压的逻辑值，并将该经保存的逻辑值作为该上升锁定信号或该下降锁定信号予以输出。
11.根据权利要求8的延迟锁相回路电路，其中该快速结束信号输出单元包括：
第四PMOS晶体管，其用于响应于该重设信号的经反转的信号来控制该电源电压的施加；
第四NMOS晶体管，其用于响应于该上升锁定信号或该下降锁定信号来控制该接地电压的施加；
第五NMOS晶体管，其用于响应于该第一时钟来控制该接地电压的施加；
第六NMOS晶体管，其用于响应于该第二控制信号或该第五控制信号来控制该接地电压的施加；
第七NMOS晶体管，其用于响应于该第一控制信号或该第四控制信号来控制该接地电压的施加；
第三反转器，其用于反转并输出该第二控制信号或该第五控制信号；
第二触发器，其中该第三反转器的输出信号经接收为数据输入，该第一时钟经接收为时钟输入，且该重设信号经接收为重设输入；
第八NMOS晶体管，其用于响应于该第二触发器的输出信号来控制该接地电压的施加；及
第二锁存器，其用于保存来自该第四PMOS晶体管的该电源电压的逻辑值，或来自该第四NMOS晶体管的该接地电压的逻辑值，或来自该等第五至第七NMOS晶体管的该接地电压的逻辑值，或来自该第五、该第六及该第八NMOS晶体管的该接地电压的逻辑值，并将该经保存的逻辑值作为该上升快速结束信号或该下降快速结束信号予以输出。
12.根据权利要求11的延迟锁相回路电路，其中该锁定信息信号是在该上升锁定信号及该下降锁定信号均被启动时被予以启动。
13.根据权利要求12的延迟锁相回路电路，其中该延迟锁相回路控制器包括：
外部延迟锁相回路控制器，其用于接收自外部提供的自刷新信息信号、供电信息信号、延迟锁相回路重设信号及延迟锁相回路撤销信号，并提供外部重设信号以控制该延迟锁相回路的操作；
内部延迟锁相回路控制器，其用于在该锁定信息信号经启动且该第二时钟经触发时，响应于第一及第二检测信号来输出内部重设信号，以控制该延迟锁相回路的该操作；及
重设信号输出单元，其用于接收该外部重设信号及该内部重设信号，并将输出信号作为重设信号予以输出。
14.根据权利要求13的延迟锁相回路电路，其中该外部延迟锁相回路控制器包括：
第一反转器，其用于反转并输出该自刷新信息信号；
第二反转器，其用于反转并输出该第一反转器的输出信号；
第三反转器，其用于反转并输出该供电信息信号；
第四反转器，其用于反转并输出该延迟锁相回路重设信号；
第五反转器，其用于反转并输出该延迟锁相回路撤销信号；
第一NOR门，其用于对该第二反转器的输出信号与该第三反转器的输出信号进行NOR运算并输出；
第一NAND门，其用于逻辑组合并输出该第一NOR门的输出信号与该第四及该第五反转器的输出信号；
第六反转器，其用于反转并输出该第一NAND门的输出信号；及
第七反转器，其用于使该第六反转器的输出信号反转，并将经反转的信号作为该外部重设信号予以输出。
15.根据权利要求13的延迟锁相回路电路，其中该内部延迟锁相回路控制器包括：
第八反转器，其用于反转并输出该锁定信息信号；
第九反转器，其用于反转并输出该锁定信息信号；
第一PMOS晶体管，其用于响应于该第八反转器的输出信号来控制该电源电压的施加；
第一NMOS晶体管，其用于响应于该第九反转器的输出信号来控制该接地电压的施加；
第二NMOS晶体管，其用于响应于该第二时钟来控制该接地电压的施加；
第二NAND门，其用于逻辑组合并输出该第一检测信号与该第二检测信号；
第三NMOS晶体管，其用于响应于该第二NAND门的输出信号来控制该接地电压的施加；及
锁存器，其用于保存来自该第一PMOS晶体管的该电源电压的逻辑值、或来自该等第一至第三NMOS晶体管的该接地电压的逻辑值，并将该经保存的值作为该内部重设信号予以输出。
16.根据权利要求13的延迟锁相回路电路，其中该重设信号输出单元包括：
第二NOR门，其用于逻辑组合并输出该内部重设信号与该外部重设信号；及
第十反转器，其用于使该第二NOR门的输出信号反转，并将经反转的信号作为该重设信号予以输出。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20050090966 | 2005-09-29 | ||
| KR90966/05 | 2005-09-29 | ||
| KR130880/05 | 2005-12-27 | ||
| KR1020050130880A KR100804154B1 (ko) | 2005-09-29 | 2005-12-27 | 지연고정루프회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1941173A true CN1941173A (zh) | 2007-04-04 |
| CN1941173B CN1941173B (zh) | 2012-02-22 |
Family
ID=37959239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006101593349A Active CN1941173B (zh) | 2005-09-29 | 2006-09-27 | 延迟锁相回路电路以及同步存储器装置 |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR100804154B1 (zh) |
| CN (1) | CN1941173B (zh) |
| TW (1) | TWI339508B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286362B (zh) * | 2007-04-14 | 2010-06-02 | 台湾积体电路制造股份有限公司 | 嵌入式动态随机存取存储器 |
| CN102882516A (zh) * | 2011-07-13 | 2013-01-16 | 南亚科技股份有限公司 | 延迟锁定回路系统以及自动重置延迟锁定回路的方法 |
| CN103427831A (zh) * | 2012-05-25 | 2013-12-04 | 爱思开海力士有限公司 | 半导体装置 |
| CN104242921A (zh) * | 2014-09-30 | 2014-12-24 | 山东华芯半导体有限公司 | 一种高频延迟锁相环及其时钟处理方法 |
| CN104981743B (zh) * | 2013-02-21 | 2017-05-10 | 丰田自动车株式会社 | 控制装置 |
| CN110491429A (zh) * | 2018-05-14 | 2019-11-22 | 南亚科技股份有限公司 | 检测电路、动能随机存取存储器、刷新频率的决定方法 |
| CN107735836B (zh) * | 2015-06-19 | 2021-08-24 | 英特尔公司 | 采用可编程跟踪斜率的数字相位控制 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856070B1 (ko) | 2007-03-30 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
| KR100930416B1 (ko) | 2008-08-11 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그 제어 방법 |
| KR101019985B1 (ko) | 2008-09-10 | 2011-03-11 | 주식회사 하이닉스반도체 | 디엘엘 회로 및 그의 제어 방법 |
| KR101022674B1 (ko) | 2008-12-05 | 2011-03-22 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그 동작방법 |
| TWI685206B (zh) * | 2019-07-17 | 2020-02-11 | 瑞昱半導體股份有限公司 | 鎖相迴路電路 |
| TWI732558B (zh) * | 2020-05-18 | 2021-07-01 | 華邦電子股份有限公司 | 延遲鎖相迴路裝置及其操作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937680B2 (en) * | 2001-04-24 | 2005-08-30 | Sun Microsystems, Inc. | Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection |
-
2005
- 2005-12-27 KR KR1020050130880A patent/KR100804154B1/ko active IP Right Grant
-
2006
- 2006-06-30 TW TW095123709A patent/TWI339508B/zh active
- 2006-09-27 CN CN2006101593349A patent/CN1941173B/zh active Active
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286362B (zh) * | 2007-04-14 | 2010-06-02 | 台湾积体电路制造股份有限公司 | 嵌入式动态随机存取存储器 |
| CN102882516A (zh) * | 2011-07-13 | 2013-01-16 | 南亚科技股份有限公司 | 延迟锁定回路系统以及自动重置延迟锁定回路的方法 |
| CN102882516B (zh) * | 2011-07-13 | 2015-07-01 | 南亚科技股份有限公司 | 延迟锁定回路系统以及自动重置延迟锁定回路的方法 |
| CN103427831A (zh) * | 2012-05-25 | 2013-12-04 | 爱思开海力士有限公司 | 半导体装置 |
| CN103427831B (zh) * | 2012-05-25 | 2018-03-06 | 爱思开海力士有限公司 | 半导体装置 |
| CN104981743B (zh) * | 2013-02-21 | 2017-05-10 | 丰田自动车株式会社 | 控制装置 |
| CN104242921A (zh) * | 2014-09-30 | 2014-12-24 | 山东华芯半导体有限公司 | 一种高频延迟锁相环及其时钟处理方法 |
| CN104242921B (zh) * | 2014-09-30 | 2017-12-19 | 西安紫光国芯半导体有限公司 | 一种高频延迟锁相环及其时钟处理方法 |
| CN107735836B (zh) * | 2015-06-19 | 2021-08-24 | 英特尔公司 | 采用可编程跟踪斜率的数字相位控制 |
| CN110491429A (zh) * | 2018-05-14 | 2019-11-22 | 南亚科技股份有限公司 | 检测电路、动能随机存取存储器、刷新频率的决定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1941173B (zh) | 2012-02-22 |
| KR20070036564A (ko) | 2007-04-03 |
| KR100804154B1 (ko) | 2008-02-19 |
| TW200713830A (en) | 2007-04-01 |
| TWI339508B (en) | 2011-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1941173A (zh) | 延迟锁相回路电路 | |
| CN1941633A (zh) | 延迟锁定回路 | |
| CN1499523A (zh) | 具有加速模式的寄存器控制的延迟锁定回路 | |
| US7639552B2 (en) | Delay locked loop and semiconductor memory device with the same | |
| US8816736B2 (en) | Clock signal generators having a reduced power feedback clock path and methods for generating clocks | |
| JP4310636B2 (ja) | デジタル遅延固定ループ | |
| US7449930B2 (en) | Delay locked loop circuit | |
| CN1664956A (zh) | 半导体存储装置中的延迟锁定回路及其时钟锁定方法 | |
| CN1767055A (zh) | 延迟锁定回路及其锁定方法 | |
| CN102790615B (zh) | 延迟锁相回路与延迟锁相方法 | |
| KR101485235B1 (ko) | 지연 동기 루프 및 위상 동기 루프를 위한 방법 및 장치 | |
| CN1941171A (zh) | 延迟锁定回路电路 | |
| JP4480471B2 (ja) | レジスタ制御遅延固定ループ | |
| US7868673B2 (en) | Power-down mode control apparatus and DLL circuit having the same | |
| US20090146700A1 (en) | Duty ratio correction circuit | |
| CN1665135A (zh) | 延迟信号产生器电路以及包括该电路的存储器系统 | |
| KR101068572B1 (ko) | 듀티 보정 회로 | |
| CN1578149A (zh) | 延迟锁定环路及其驱动方法 | |
| TW522651B (en) | Delay locked loops and methods that shift the phase of a delayed clock signal based on a reference phase value | |
| CN1941165A (zh) | 延迟锁定回路电路 | |
| JP2007097132A (ja) | 遅延固定ループ回路 | |
| JP2007097181A (ja) | Ｄｒａｍの動作周波数を高める遅延固定ループ | |
| JP2009118458A (ja) | 遅延固定ループ | |
| CN1941177A (zh) | 延迟锁定回路电路 | |
| CN1941170A (zh) | 延迟锁定环路电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |