CN1906762A - 在直流(dc)源/漏区下面具有氧化物孔的区别性的绝缘体上硅(soi) - Google Patents
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Abstract
一种选择性绝缘体上硅(SOI)结构，该结构具有用于所有器件的体接触(区)，而不包含直接地位于直流(DC)节点扩散区下面的埋置氧化物。这些节点，比如是施加电压Vdd，接地GND，参考电压Vref和其它类似设置的DC节点。本发明的选择性SOI结构能够用于集成电路(IC)，以增强电路的性能。本发明的选择性SOI结构包括绝缘体上硅(SOI)基片材料，该基片材料包括顶部含硅层，在顶部含硅层上具有多个SOI器件，SOI器件通过体接触区与底部含硅层接触。不包括下面的埋置氧化物区的DC节点扩散区与SOI器件之一邻接。
Description
技术领域
本发明涉及绝缘体上硅(SOI)半导体集成电路(IC)，更具体地涉及一种选择性的绝缘体上硅(SOI)半导体结构，该结构包括用于所有其内存在的SOI器件的体接触，以及直流(DC)节点扩散区，在该直流节点扩散区内没有埋置氧化物直接地位于DC节点下面。
背景技术
在半导体加工中，绝缘体上硅(SOI)工艺变得越来越重要，因为它允许形成高速的集成电路。在SOI工艺中，绝缘材料，例如埋置氧化物，使顶部含硅层与下面的含硅基片(以下称为底部含硅基片)电隔离。顶部含硅层，在业界常称为SOI层，是其内通常形成有源器件(比如晶体管)的层。使用SOI工艺形成的器件具有许多优点超过其对比技术即体式半导体，这些优点例如包括较高的性能、没有闩锁效应、较高的封装密度以及低电压应用。
当SOI器件变小时，这些器件会遭受器件本体内积累的电荷，该电荷能够引起一系列的不希望的效应，例如包括浮动体效应。在SOI器件内的浮动体效应包括广泛的电行为，直接地来自体电荷状态的控制损失。浮动体效应的某些实例是：(1)门限电压Vt，它取决于器件的电性能变化关系(因为器件的电性能变化关系确定了体电荷和有效的反向偏压)，(2)栅电压控制的减弱，(3)降低的阶跃恢复电压，(4)对于静态操作劣化的子Vt斜率，(5)对于动态操作增强的子Vt斜率，以及(6)沟道电流过冲。为了确保特定的器件不遭受这些影响，通常增加一个体接触，作为漏泄体内任何电荷的一种方法。
提供体接触的一种已知的方法是对器件的沟道区下面遮蔽的埋置氧化物切孔，从而使器件沟道内的本体能够被到达，并且能通过氧化物开口被加偏压。这种方法提供一个减小的SOI基片，例如图1A所示的那种。尤其是，图1A示出一种金属氧化物半导体场效应晶体管(MOSFET)结构，该结构包括一个减小的SOI基片10，其具有位于经构图的栅电介质18顶上的经构图的栅导体20。这些经构图的材料层位于减小的SOI基片10的顶部，该SOI基片10包括SOI沟道区16、源/漏区15和埋置氧化物区14。在埋置氧化物区14之间具有被虚线限定的边界的无标识区表示切出的埋置氧化物。切出的埋置氧化物区作为所示结构内的体接触。在图1A内也示出了沟槽隔离区12。
另一个方法是由体效应技术(bulk technology)开始，在Si源/漏区下面建立埋置氧化物。此预定的埋置氧化物区首先被蚀刻随后被氧化。这种方法提供一个附加的SOI基片，例如图1B所示。尤其是，图1B示出包括附加SOI基片11的MOSFET结构，该附加SOI基片11具有经构图的栅导体20，位于经构图的栅电介质18的顶上。这些经构图的材料层位于该附加SOI基片11的顶上，该SOI基片11包括SOI沟道区16，源/漏区15和埋置氧化物区14。在图1B内也示出了沟槽隔离区12。应该注意的是，在图1B所示的结构内，埋置氧化物之间的区域作为场晶体管器件的体接触。由于现有技术中附加SOI基片的加工，在形成埋置氧化物时Si片倾向于坍塌。
在图1A和1B所示的两种SOI器件中，活性Si源/漏区15通过下面的一层掩埋氧化物14被防护以免受Si基片(没有专门地示出)的影响。体接触位于沟道区16和底部含硅基片的下面。
在实际的集成电路(IC)设计中，许多源/漏区是直流(DC)节点，这些节点根本不切换。尤其是，对于施加的电压(VDD)和接地(GND)区，埋置氧化物实际上是不希望的。而且，总功率汇流将会失去来自器件的扩散电容的稳定化效应。对于单独的电路，供电节点将更容易上下扰动，并使切换变慢。由于体接触必须离开埋置氧化物一定距离，现有技术的设计倾向于比需要的大许多。
发明内容
考虑到现有技术SOI技术的上述和其它问题，这里需要提供一种选择性的SOI结构，该结构具有用于所有器件的体接触，同时不具有直接地位于直流(DC)节点的扩散区下面的掩埋氧化物。这些节点比如是施加电压Vdd、接地GND、参考电压Vref和其它类似的DC节点。本发明的选择性SOI结构可以一种区别性的SOI结构，因为氧化物孔存在于DC节点之下，而氧化物存在于SOI器件的有效切换源/漏区之下。
本发明的选择性SOI结构能够使用于集成电路IC，以增强电路的性能。使用本发明的选择性SOI结构，有可能使电路性能的增强达到30％。并且，本发明的选择性SOI结构使用一种附加的过程，在该过程中能够避免Si片的塌陷。
在广泛的意义上本发明的选择性SOI结构包括：绝缘体上硅(SOI)基片材料和DC节点扩散区，
该绝缘体上硅(SOI)基片材料包括顶部含硅层，所述顶部含硅层上具有多个SOI器件，所述SOI器件通过体接触区与底部含硅基片接触；
所述DC节点扩散区与所述SOI器件之一邻接，所述DC节点扩散区与所述含硅基片接触，即DC节点扩散区不包含下面的掩埋氧化物区。
按照本发明，DC节点扩散区包含氧化物孔，而SOI器件的活性源/漏区包含下面的埋置氧化物材料。以上所述的选择性SOI结构能够使用于各种不同的电路设计布局，以提供一种集成电路，该集成电路具有增强的电路性能。
在以上所述的选择性SOI结构中，提供集成电路中使用的半导体基片，该半导体基片包括至少一个SOI基片；在所述SOI基片内的DC节点扩散区；以及在所述SOI基片内的掩埋的绝缘材料，其中所述DC节点扩散区与所述SOI基片的底部含硅基片接触，也就是，DC节点扩散区不包括下面的埋置氧化物，代替的是氧化物孔位于DC节点扩散区的下面。
附图说明
图1A-1B是(通过横剖面的)示意图，分别示出包括减少的SOI基片的现有技术结构(图1A)、以及包括附加的SOI结构的现有技术结构(图1B)；
图2是(通过横剖面的)示意图，示出本发明的选择性SOI半导体集成电路；
图3A-3F是(通过横剖面的)示意图，分别示出制造本申请的选择性SOI基片中使用的基本加工步骤；
图4A-4B是示意图，分别示出现有技术(图4A)和本发明(图4B)的互补型金属氧化物半导体(CMOS)集成电路(IC)设计布局；
图5是示出本发明的互补型金属氧化物半导体(CMOS)集成电路(IC)设计布局的示意图。
具体实施方式
本发明提供一种选择性SOI结构及其在各种不同集成电路中的应用，现在将参照本申请的附图来详细地说明。应该指出，本申请所附的各附图不是按照比例绘制的，因此本发明不受可能由附图确定的任何尺寸的限制。
首先参见图2，该图提供了本发明选择性SOI结构50的一个简单的横剖面图。本发明的选择性SOI结构50包括绝缘体上硅基片52，在SOI基片52的表面上具有多个半导体器件54，比如金属氧化物场效应晶体管(MOSFET)。在图2中提供两个半导体器件54用于说明的目的。
每个半导体器件54包括经构图的栅导体56，该栅导体56位于经构图的栅电介质58的顶部。源/漏区扩散区60位于SOI基片52的顶部含硅层68内部。沟道区62位于每个半导体器件54的下面。沟道区62在其每侧被源/漏区扩散区60限定。
按照本发明，选择性SOI结构50包括体接触区64，该体接触区允许SOI基片52的顶部含硅层68与底部含硅基片72接触。没有直接地位于每个半导体器件的沟道区62下面的掩埋的绝缘体氧化物70。体接触区64的存在避免了在本发明的背景技术部分中提及的浮动体效应。
除了上述结构特点之外，本发明的结构还包括至少一个DC节点扩散区74，该DC节点扩散区74位于SOI基片52的内部。如图所示，DC节点扩散区74放置在图2所示的MOSFET器件54的周边处。
按照本发明，没有掩埋氧化物70位于DC节点扩散区74的下面，代替地，DC节点扩散区74与SOI基片52的底部含硅基片72接触，也就是在DC节点扩散区74下面存在有氧化物孔。
如上所述，SOI基片52包括顶部含硅层68，埋置氧化物70区以及底部含硅基片72。在本申请中使用的术语“含硅”表示至少含有硅的半导体材料。这种含硅材料的示例性实例包括(但不局限于)：Si，SiGe，SiC，SiGeC，Si/Si，Si/SiC以及Si/SiGeC。层68和基片72的含硅材料可以是掺杂的或非掺杂的。
SOI基片52的顶部含硅层68典型地具有约50至约200nm的厚度，更典型地具有约75至约100nm的厚度。底部含硅基片72的厚度通常为约700至约750nm。
在本发明中使用的埋置氧化物70可以是结晶的或非晶的氧化物。埋置氧化物70位于每个半导体器件54的活性源/漏区扩散区60的下面，通常具有约30至约100nm的厚度。
在图2所示的SOI基片52是一个附加的SOI基片，该附加的SOI基片是使用附加的SOI过程形成的，例如，该过程描述于下列共同申请内：U.S.Serial No.10/604,102(2003年6月26日提交)，上述美国申请的全部内容列于此处供参考。将结合图3A-3F在下面更详细地讨论，图3A-3F示出了对本发明中用于形成附加的SOI基片52的工艺流程的一个简要说明。
半导体器件54使用传统的互补型金属氧化物半导体(CMOS)加工步骤形成，这些加工步骤对于本领域普通技术人员是已知的。例如，首先通过在SOI基片52的顶部含硅层68的上表面上形成一层栅电介质58来形成半导体器件54。在本发明中使用的术语“栅电介质”表示任何绝缘材料，比如氧化物、氮化物或氮氧化物，它们通过作为MOSFET的栅电介质。栅电介质58通过传统的淀积过程形成，例如化学气相淀积(CVD)，等离子体辅助CVD，原子层淀积，物理气相淀积或其它类似的淀积过程。代替地，栅电介质58能够利用热氧化、氮化或氮氧化过程形成。栅电介质58的厚度典型地为约1至约10nm。
在栅电介质形成之后，在栅电介质顶上形成栅导体56。栅导体56可以包括任何导电材料，例如包括掺杂的多晶硅、导电元素金属，导电元素金属的合金、导电元素金属的硅化物、导电元素金属的氮化物或其任意组合。可以在栅导体56的内部或顶上形成扩散阻挡层和/或绝缘帽。栅导体56能够利用传统的淀积过程形成，该淀积过程例如是化学气相淀积(CVD)、等离子体辅助CVD、蒸发、溅射、电镀或其它类似的淀积过程。当使用多晶硅时，所述多晶硅栅导体是可以原位形成的、或者通过淀积以及随后等离子注入形成的掺杂材料。栅导体56的厚度典型地为约100至约300nm。
在栅导体形成之后，栅导体56、通常连同栅电介质58一起通过借助光刻和蚀刻被构图。随后，通常(利用淀积和蚀刻)至少在经构图的栅导体56的暴露侧壁上形成绝缘间隔件(未示出)。在间隔件形成之后，通过离子注入和退火在SOI基片52的顶部含硅层68的内部形成源/漏区扩散区60。源/漏区60形成在顶部含硅层68中下面掩埋有绝缘体材料70的区域内。
退火引起注入的掺杂剂的扩散。扩散的程度决定了在SOI基片52的顶部含硅层68内的沟道区62的长度。该沟道区62被定位成使得体接触区64存在于每个沟道区62的下面，从而使半导体器件54不表现出浮动体效应。
应该指出，沟槽隔离区66通常是在形成半导体器件54之前形成在SOI基片52内部的。沟槽隔离区是使用附加的SOI过程形成的，该过程将在下面详细地说明。
与形成源/漏区扩散区60的同时、或者在形成源/漏区60之前或之后，在SOI基片52内的位于半导体器件54周边并且没有掩埋的绝缘体材料70存在的位置处形成DC节点扩散区74。该DC节点扩散区74是借助离子注入和退火形成的。按照本发明，DC节点扩散区74不包含下面的掩埋氧化物70；因此它与SOI基片52的底部含硅基片72接触。DC节点扩散区74可以是可被施加电源电压的一个区、可被施加参考电压的一个区、一个接地区或其任意组合，所述组合例如是可被施加电源电压的区和所述接地区。应该指出，本发明可以包括位于SOI基片52内的单个DC节点扩散区74或多个这样的区域。
再次强调的是，图2所示的选择性SOI结构50包括SOI半导体器件54，该SOI半导体器件54具有位于埋置氧化物70区域顶上的源/漏区扩散区60。为了避免由浮动体效应引起的问题，图2所示的选择性SOI结构50具有在MOSFET器件沟道区62下面的体接触区64。此外，在本发明的选择性SOI结构50中，DC节点扩散区74不包含下面的掩埋氧化物70，因此它与SOI基片52的含硅基片72直接接触。
本发明中使用的附加的SOI基片52是使用一种附加的SOI过程制造的，这种过程例如是在以上所述列为参考的申请中说明的。现在以图3A-3F为实例简要对附加的SOI过程进行说明。图3A示出制造本发明的附加SOI基片52所使用的原始结构100。如图所示，原始结构100包括体型的含硅基片102，其中形成有n-掺杂区104。n-掺杂区104是这样的区域，即在该区域中随后将形成SOI基片52的掩埋绝缘体材料70。
n-掺杂区104是使用掩模离子注入过程形成的。可以在离子注入之后进行退火，以引起n-型掺杂剂的激活和扩散。体型的含硅基片102将变成图2所示附加SOI基片52的底部含硅基片72。
图3B示出在原始结构100顶上形成含硅层106之后的结构。该含硅层106作为图2所示附加SOI基片52的顶部含硅层68，是借助外延生长过程形成的。
图3C示出在含硅层106顶上形成光刻胶116和垫叠层108之后的结构。垫叠层108包括氮化物层112和氧化物层114。垫叠层108是借助淀积、热工艺及其组合形成的。
之后，如图3D所示，沟槽开口118通过如下过程形成在图3C所示的结构中：首先借助光刻对光刻胶116进行构图，随后借助第一蚀刻步骤将此图案由光刻胶转移至垫叠层108。在第一蚀刻步骤之后，清除经构图的光刻胶并且应用第二蚀刻步骤将此图案转移至含硅层106以及随后转移至n-掺杂区104。所述第二蚀刻步骤停止在体型含硅基片102表面的顶上，该表面位于n-掺杂区104的下面。
横向蚀刻随后使用于清除剩余的n-掺杂区104，以提供例如图3E所示的结构。附图标记120表示横向蚀刻产生的空隙。
图3F示出在以氧化物填充空隙并且清除含硅层106顶上各层之后的最终的附加基片52。注意被横向蚀刻和由氧化物填充的区域变成图2所示结构的掩埋的绝缘体70。在垂直蚀刻沟槽内的氧化物变成该结构的沟槽隔离区66。
在图2所示的选择性SOI结构在DC节点扩散区74下面包含区别性的氧化物孔，该结构能够用于各种不同的集成电路(IC)设计以提供改进的集成电路性能。图4A示出用于标准的选择性SOI基片的标准“与非”门(NAND gate)的现有技术集成电路(IC)设计，而图4B示出在相同的IC设计中本发明的选择性SOI结构。在每个附图中，PC表示形成场效应晶体管(FET)器件之栅极的多晶硅导体，VDD表示施加的电位，RX表示活性硅的区域，BX表示埋置氧化物，BXHOLE表示埋置氧化物的切口。
在现有技术的IC设计中，仅在沟道区切出BXHOLE。在请求保护的本发明中，BXHOLE如图所示延伸进入供电扩散区，对电路设计增加额外的5至10％的性能。围绕RX边界的埋置氧化物环主要增强深阱绝缘。在一些实施例中，如果N+或P+间距被BX覆盖，则这些N+或P+间距可减少至零。
对于附加的SOI过程，关键是避免埋置氧化物位于供电扩散区的下面。这种IC设计的一个实例示于图5中。在图5的左下角，一片活性硅连接至GND，供电至三个N沟道场效应晶体管(NFET)。
在图5内，GND BXHOLE和VDDBHOLE是场效应晶体管(FET)器件源/漏区的DC非切换节点，在它们的下面没有氧化物形成。没有氧化物的这些区域在横向蚀刻之后提供对悬挂硅片的支承(见图3E，附图标记120)。标记为VDD和GND的其它DC节点在实际的下面氧化物形成之前起到相同的支承作用。
虽然本发明根据其优选实施例被示出和加以说明，本领域普通技术人员应该理解，在不脱离本发明范围和精神的条件下，可以做出上述和其它在形状和细节上的改变。因此希望本发明不应局限于以上所述的和示出的严格的形式和细节，而是落在所附的权利要求书的范围内。
Claims (24)
1.一种选择性绝缘体上硅(SOI)结构，该结构包括绝缘体上硅(SOI)基片材料和DC节点扩散区，该SOI基片材料包括顶部含硅层，所述顶部含硅层上有多个SOI器件，其中所述SOI器件通过体接触区与底部含硅基片接触；所述DC节点扩散区与所述SOI器件之一邻接，其中所述DC节点扩散区与所述含硅基片接触。
2.根据权利要求1所述的选择性SOI结构，其特征在于，所述多个SOI器件包括金属氧化物半导体场效应晶体管(MOSFET)。
3.根据权利要求1所述的选择性SOI结构，其特征在于，所述多个SOI器件包括位于所述SOI基片材料的顶部含硅层顶上的各元器件。
4.根据权利要求3所述的选择性SOI结构，其特征在于，所述多个SOI器件包括位于所述顶部含硅层的内部的活性源/漏区。
5.根据权利要求4所述的选择性SOI结构，其特征在于，所述活性源/漏区位于埋置氧化物区的顶上。
6.根据权利要求4所述的选择性SOI结构，其特征在于，所述埋置氧化物区是邻接沟槽隔离区设置的横向蚀刻区。
7.根据权利要求1所述的选择性SOI结构，其特征在于，所述DC节点扩散区包括可被施加电源电压的第一区、可被施加参考电压的第二区、第三接地区、或包括所述第一、第二和第三区中至少两个的任何组合。
8.根据权利要求1所述的选择性SOI结构，其特征在于，所述DC节点扩散区位于体硅内，并且没有氧化物在其下方。
9.根据权利要求2所述的选择性SOI结构，其特征在于，金属氧化物半导体场效应晶体管包括栅电介质和栅导体。
10.根据权利要求1所述的选择性SOI结构，其特征在于，所述SOI基片是附加的SOI基片，具有用于形成所述DC节点扩散区的区别性的区域。
11.根据权利要求1所述的选择性SOI结构，其特征在于，所述SOI基片是由含硅材料组成的。
12.根据权利要求11所述的选择性SOI结构，其特征在于，所述含硅材料选择自下列组，该组包括：Si，SiGe，SiC，SiGeC，Si/Si，Si/SiC和Si/SiGeC。
13.根据权利要求3所述的选择性SOI结构，其特征在于，所述顶部含硅层具有约50至约200nm的厚度。
14.一种集成电路，包括至少一个选择性绝缘体上硅(SOI)结构，所述至少一个选择性SOI结构包括绝缘体上硅(SOI)基片材料和DC节点扩散区，该SOI基片材料包括顶部含硅层，所述顶部含硅层上具有多个SOI器件，其中所述SOI器件通过体接触区与底部含硅基片接触；所述DC节点扩散区与所述SOI器件之一邻接，其中所述DC节点扩散区与所述含硅基片接触。
15.一种半导体基片，该基片包括：SOI基片；在所述SOI基片内的DC节点扩散区；以及在所述SOI基片内的埋置氧化物材料，其中所述DC节点扩散区与所述SOI基片的底部含硅基片接触。
16.按照权利要求15所述的半导体基片，其特征在于，所述SOI基片包括顶部含硅层。
17.按照权利要求16所述的半导体基片，其特征在于，顶部含硅层和底部含硅基片是由选择自下列组的硅半导体材料组成，该组包括：Si，SiGe，SiC，SiGeC，Si/Si，Si/SiC和Si/SiGeC。
18.按照权利要求16所述的半导体基片，其特征在于，所述顶部含硅层具有约50至约200nm的厚度。
19.按照权利要求15所述的半导体基片，其特征在于，所述埋置氧化物材料是晶体。
20.按照权利要求15所述的半导体基片，其特征在于，所述埋置氧化物材料是非晶。
21.按照权利要求15所述的半导体基片，其特征在于，所述埋置氧化物材料具有约30至约100nm的厚度。
22.按照权利要求15所述的半导体基片，其特征在于，还包括至少一个沟槽隔离区，该沟槽隔离区与所述埋置氧化物材料接触。
23.按照权利要求15所述的半导体基片，其特征在于，所述DC节点扩散区包括可被施加电源电压的第一区、可被施加参考电压的第二区、第三接地区、或包括所述第一、第二和第三区中至少两个的任何组合。
24.按照权利要求15所述的半导体基片，其特征在于，所述DC节点扩散区位于体硅内并且没有氧化物在其下方。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20070131 |