CN1874651B - 布线电路基板及其制造方法 - Google Patents

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Abstract

为了提供通过不仅除去绝缘基底层以及绝缘覆盖层的，而且除去端子部的静电，可有效防止安装部件的静电破坏，还可以防止半导电性层的脱离的布线电路基板，通过在金属支持基板2的上表面形成绝缘基底层3、在绝缘基底层3的上表面形成导体图案4、在绝缘基底层3的上表面形成覆盖导体图案4并且形成有开口部8的绝缘覆盖层5，得到附带电路的悬挂基板1，其中，在由绝缘覆盖层覆盖的绝缘基底层3的上表面与导体图案4的侧面和上表面以及与金属支持基板2相邻接的绝缘基底层3的侧面，连续地形成半导电性层7。

Description

布线电路基板及其制造方法
技术领域
本发明涉及布线电路基板及其制造方法，尤其涉及安装有电子元件的布线电路基板及该布线电路基板的制造方法。
背景技术
挠性布线电路基板、附带电路的悬挂基板等布线电路基板中，例如，在由聚酰亚胺树脂等形成的绝缘基底层上形成了由铜箔等形成的导体图案，为了覆盖导体图案，在绝缘基底层上形成由聚酰亚胺树脂等形成的绝缘覆盖层。这样的布线电路基板被广泛应用在各种电气仪器、电子仪器领域中。
另外，在这种布线电路基板中安装电子元件时，在该安装工序中，有时会由静电造成电子元件的破坏。
为此，例如有以下的提案，即，在挠性电路基板中，在基底膜或者覆盖膜的表面通过蒸镀法、溅射法、无电解镀法等形成金属层来将静电接地或减少静电(例如，参考日本专利特开平8-153940号公报)。
但是，在布线电路基板中，用于安装电子元件的端子部将绝缘覆盖层开口，作为从该开口部露出的导体图案的露出部分被设置。
因此，在电子元件的安装工序中，该端子部(就是导体图案的露出部分)有时也带一些静电。如果在端子部带静电，仍然会有安装的电子元件被静电破坏的危险。
然而，在日本专利特开平8-153940号公报中记载的挠性回路基板，虽然可以除去形成有金属层的基底膜或者覆盖膜的静电，但是不能除去端子部的静电，因此，作为对静电破坏敏感的电子元件的防止静电破坏的对策，是不令人满意的。
另外，在日本专利特开平8-153940号公报中记载的挠性回路基板中，由于在基底膜或者覆盖膜的表面形成金属层，因此如果该金属层一部分脱离，则会有作为杂质从挠性回路基板飞散的危险。
发明内容
本发明的目的是提供布线电路基板，该基板是通过不仅除去绝缘基底层以及绝缘覆盖层的静电，而且还除去端子部的静电，可有效地防止安装部件的静电破坏，还可以防止半导电性层的脱离的布线电路基板。
本发明的布线电路基板的特征在于，包括以下部分形成：金属支持基板、在上述金属支持基板上形成的绝缘基底层、在上述绝缘基底层上形成的导体图案、半导电性层、绝缘覆盖层和端子部，上述半导电性层形成在从上述导体图案露出的上述绝缘基底层上，且至少一部分与上述金属支持基板以及上述导体图案接触，上述绝缘覆盖层是形成在形成于上述绝缘基底层上的半导电性层上，且覆盖上述导体图案，上述端子部是由通过使上述绝缘覆盖层开口而露出的导体图案形成。
另外，在本发明的布线电路基板中，上述半导电性层较好以覆盖上述导体图案的上表面以及侧面的形态形成。
另外，在本发明的布线电路基板中，上述半导电性层较好为氧化金属层。
另外，本发明还包括布线电路基板的制造方法，该方法包括以下工序：准备金属支持基板的工序；在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；在上述绝缘基底层的上表面形成导体图案的工序；在上述导体图案的上表面和侧面、从上述导体图案露出的上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成半导电性层的工序；在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出形成于上述导体图案的上表面的上述半导电性层的开口部的形态，形成覆盖形成于上述导体图案的上表面和侧面的上述半导电性层的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；除去从上述开口部露出的上述半导电性层、在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，但需将在上述连接部分的上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。另外，本发明还包括如下的布线电路基板的制造方法，该方法还包括以下工序：准备金属支持基板的工序；在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成半导电性层的工序；在形成于上述绝缘基底层的上表面的上述半导电性层的表面，形成导体图案的工序；在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出上述导体图案的上表面的开口部的形态，形成覆盖上述导体图案的上表面和侧面的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；除去在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，但需将在上述连接部分的上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。另外，本发明还包括布线电路基板的制造方法，该布线电路基板的制造方法包括准备金属支持基板的工序；在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；在上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成导体薄膜的工序；在形成于上述绝缘基底层的上表面的上述导体薄膜的表面，形成导体图案的工序；对从上述导体图案露出的上述导体薄膜进行半导电性化处理，形成半导电性层的工序；在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出上述导体图案的上表面的开口部的形态，形成覆盖上述导体图案的上表面和侧面的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；除去在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，但需将在上述连接部分的上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。
通过本发明的布线电路基板，即使金属支持基板、绝缘基底层、绝缘覆盖层以及端子部因静电带电，也可通过半导电性层除去它们的静电。因此，可有效防止安装的电子元件的静电破坏。
而且，由于形成于绝缘基底层上的半导电性层被绝缘覆盖层覆盖，因此可防止半导电性层的脱离。因此可防止脱离的半导电性层飞散成为异物。
另外，通过本发明的布线电路基板的制造方法，可简易且有效地制造上述布线电路基板。
附图说明
图1是显示本发明的布线电路基板的一实施方式的附带电路的悬挂基板的平面简图。
图2是图1所示的附带电路的悬挂基板的沿长边方向的部分截面图(附带电路的悬挂基板1A的部分截面图)。
图3是显示图2所示的附带电路的悬挂基板的制造方法的制造工序图
(a)显示了准备金属支持基板的工序；
(b)显示了在金属支持基板的上表面，以图案形成绝缘基底层的工序；
(c)显示了在绝缘基底层的上表面，形成导体图案的工序；
(d)显示了在导体图案的上表面和侧面、从导体图案露出的绝缘基底层的上表面以及侧面以及从绝缘基底层露出的金属支持基板的上表面，形成半导电性层的工序；
(e)显示了在形成于绝缘基底层的上表面的半导电性层的表面，以图案形成覆盖形成于导体图案的上表面以及侧面的半导电性层的绝缘覆盖层的工序。
(f)显示了通过蚀刻除去从绝缘覆盖层的开口部露出的半导电性层、在从绝缘覆盖层露出的绝缘基底层的上表面形成的半导电性层以及在金属支持基板的上表面形成的半导电性层的工序。
(g)显示了在端子部的表面，形成金属镀层的工序。
图4是图1所示的附带电路的悬挂基板的沿长边方向的部分截面图(附带电路的悬挂基板1B的部分截面图)。
图5是显示图4所示的附带电路的悬挂基板的制造方法的制造工序图，
(a)显示了准备金属支持基板的工序；
(b)显示了在金属支持基板的上表面，以图案形成绝缘基底层的工序；
(c)显示了在绝缘基底层的上表面以及侧面、从绝缘基底层露出的金属支持基板的上表面，形成半导电性层的工序；
(d)显示了在形成于绝缘基底层的上表面的半导电性层的表面形成导体图案的工序；
(e)显示了在形成于绝缘基底层的上表面的半导电性层的表面，以图案形成覆盖导体图案的上表面以及侧面的绝缘覆盖层的工序；
(f)通过蚀刻除去在从绝缘覆盖层露出的绝缘基底层的上表面形成的半导电性层以及在金属支持基板的上表面形成的半导电性层的工序；
(g)在端子部的表面形成金属镀层的工序。
图6是图1所示的附带电路的悬挂基板的沿长边方向的部分截面图(附带电路的悬挂基板1C的部分截面图)。
图7是显示图6所示的附带电路的悬挂基板的制造方法的制造工序图，
(a)显示了准备金属支持基板的工序；
(b)显示了在金属支持基板的上表面，以图案形成绝缘基底层的工序；
(c)显示了在绝缘基底层的上表面和侧面以及从绝缘基底层露出的金属支持基板的上表面，形成由依次层叠铬薄膜与铜薄膜而成的导体薄膜的工序；
(d)显示了通过以与布线电路图案相反的图案形成抗镀膜的工序；
(e)显示了在从抗镀膜露出的导体薄膜的表面上，形成导体图案的工序；
(f)显示了除去抗镀膜的工序；
(g)显示了通过蚀刻除去从导体图案露出的铜薄膜的工序；
(h)显示了半导电性化处理铬薄膜，形成由氧化铬层形成的半导电性层的工序；
(i)显示了在形成于绝缘基底层的上表面的半导电性层的表面，以图案形成覆盖导体图案的上表面以及侧面的绝缘覆盖层的工序；
(j)显示了通过蚀刻除去在从绝缘覆盖层露出的绝缘基底层的上表面形成的半导电性层以及在金属支持基板的上表面形成的半导电性层的工序；
(k)显示了在端子部的表面形成金属镀层的工序。
图8是显示溅射装置的一实施方式的大致构成图。
具体实施方式
图1是显示本发明的布线电路基板的一实施方式的附带电路的悬挂基板的平面简图，图2是图1所示的附带电路的悬挂基板的沿长边方向的部分截面图。
图1中，将该附带电路的悬挂基板1安装在硬盘驱动器上，安装磁头，在支持该磁头、并使该磁头克服与磁盘之间相对移动时的空气流、保持与磁盘之间的微小间隔的支持金属支持基板2上将用于连接磁头和读·写基板的导体图案4一体形成。
另外，图1中，由于明确显示了导体图案4相对于金属支持基板2的相对配置，因此省略后述的绝缘基底层3、绝缘覆盖层5以及半导电性层7。
导体图案4中，包括磁头侧连接端子部6A和外部侧连接端子部6B，及用于连接该磁头侧连接端子部6A以及外部侧连接端子部6B的布线17，它们是成连续一体的。
沿着金属支持基板2的长边方向设置多根布线17，且在宽度方向(与长边方向相垂直的方向)上相互隔开并列配置。
将多个磁头侧连接端子部6A配置在金属支持基板2的前端部，分别与各布线17的前端部连接。将磁头的端子部(图中未示)连接在该磁头侧连接端子部6A。
将多个外部侧连接端子部6B配置在金属支持基板2的后端部，分别与各布线17的后端部连接。将读·写基板的端子部(图中未示)连接在该外部侧连接端子部6B。
另外，在金属支持基板2的前端部设置有用于安装磁头的万向接头18。万向接头18通过切削金属支持基板2而形成，在长边方向夹住磁头侧连接端子部6A。
如图2所示，该附带电路的悬挂基板1A具有金属支持基板2、在金属支持基板2上表面以图案形成的绝缘基底层3、在绝缘基底层3上表面形成的导体图案4以及在绝缘基底层3上表面以图案形成的绝缘覆盖层5，绝缘覆盖层5覆盖导体图案4的上表面和侧面。另外，在绝缘覆盖层5中与配置磁头侧连接端子部6A或者外部侧连接端子部6B的部分相对应的位置，形成贯穿厚度方向的开口部8，将从该开口部8露出的导体图案4的露出部分作为磁头侧连接端子部6A或者外部侧连接端子部6B(以下，统称为端子部6)。另外，在图2中，只显示了磁头侧连接端子部6A以及外部侧连接端子部6B中的某一方。
在该附带电路的悬挂基板1A中，在由绝缘覆盖层5覆盖的绝缘基底层3的上表面和导体图案4的侧面以及上表面，连续形成半导电性层7，并使半导电性层7夹在绝缘覆盖层5、绝缘基底层3或者导体图案4之间。
另外，该半导电性层7在绝缘基底层3的侧面也连续地形成，更具体为，从绝缘基底层3的上表面连续延伸至从绝缘基底层3露出的金属支持基板2的上表面，与该金属支持基板2的上表面相接触，这样来覆盖绝缘基底层3的侧面。
将在绝缘基底层3的侧面形成的半导电性层7的表面(与绝缘基底层3相接触的内侧面相反侧的外侧面)露出，将绝缘覆盖层5层叠在其上端面上，将其下端面与金属支持基板2的上表面相接触。
另外，根据需要，在端子部6的表面形成金属镀层11。
下面，参考图3来说明该附带电路的悬挂基板1A的制造方法。
如图3(a)所示，该方法中，首先，准备金属支持基板2。作为金属支持基板2，可例举如不锈钢箔、42合金箔、铝箔、铜-铍箔以及磷青铜箔等。较好使用不锈钢箔。另外，其厚度为5～100μm。
接着，如图3(b)所示，该方法中在金属支持基板2的上表面，将绝缘基底层3作为例如像将金属支持基板2的上表面的外周边缘部露出一部分那样的图案形成。
绝缘基底层3例如可由聚酰亚胺树脂、聚酰胺酰亚胺树脂、丙烯酸树脂、聚醚腈树脂、聚醚砜树脂、聚对苯二甲酸乙二酯树脂、聚萘二甲酸乙二酯树脂、聚氯乙烯树脂等树脂膜形成。从耐热性的观点来看，较好为由聚酰亚胺树脂形成。绝缘基底层3的厚度，例如为5～50μm，较好为10～30μm。
作为图案的绝缘基底层3的形成没有特别的限定，可使用公知的方法。例如，在金属支持基板2的表面涂布感光性树脂(感光性聚酰胺酸树脂)的漆，将涂布的漆干燥形成基底膜。接着，通过光掩模将基底膜曝光后，根据需要加热后，通过显影使图案形成。之后例如通过在减压条件下、在大于等于250℃下加热来使之固化(酰亚胺化)。
接着，该方法中如图3(c)所示，在绝缘基底层3的上表面形成导体图案4。导体图案4由例如铜、镍、金、焊锡，或者它们的合金等导体形成，较好为由铜形成。另外，导体图案4的形成中，在绝缘基底层3的上表面，例如通过减成法、加成法等公知的形成图案法，较好为通过加成法，作为上述的端子部6和布线17一体形成的布线电路图案，形成导体图案4。
在减成法中，首先，在绝缘基底层3的上表面，根据需要通过粘合剂层来层叠导体层，接着，在该导体层的上表面，形成与布线电路图案为同一图案的蚀刻抗蚀膜，以该蚀刻抗蚀膜作为抗蚀膜，蚀刻导体层后除去抗蚀膜。
另外，加成法中，首先，在绝缘基底层3的整面(上表面和侧面)上，形成导体薄膜12。导体薄膜12通过溅射，较好为铬溅射和铜溅射，层叠铬薄膜和铜薄膜。
接着，在该导体薄膜12的上表面，以与布线电路图案相反的图案形成抗镀膜之后，在从抗镀膜露出的导体薄膜12的上表面，通过电解镀形成导体图案4作为布线电路图案，之后除去抗镀膜和层叠有该抗镀膜的部分的导体薄膜12。
这样形成的导体图案4，其厚度，例如为3～50μm，较好为5～20μm，各布线17的宽度，例如10～200μm，各布线17之间的间隔，例如为10～200μm。
接着，该方法中，如图3(d)所示，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面以及从绝缘基底层3露出的金属支持基板2的上表面，遍及这些各面地连续形成半导电性层7。
半导电性层7没有特别的限定，较好为由具有105～1011Ω/□的表面电阻值的树脂层或金属层形成，例如由分散有碳粒子、金属粒子、氧化金属粒子等导电性粒子的树脂层、氧化金属层等形成。较好为由氧化金属层形成。
氧化金属层例如由氧化铬、氧化镍、氧化铜、氧化钛、氧化锆、氧化铟、氧化铝、氧化锌等金属氧化物形成。较好为由氧化铬形成。氧化铬可以形成具有即使在高温高湿下也很少变化、稳定的表面电阻值的氧化金属层。
另外，氧化金属层中的金属的氧化程度根据下述的氧化金属层的形成方法而不同，可以在厚度方向上使其均一氧化，也可以是最表面的氧化程度最高，从其最表面沿厚度方向向内，氧化程度逐渐降低。
氧化金属层的形成没有特别的限定，例如以金属作为靶溅射之后，根据需要加热氧化的方法、反应性溅射方法、以氧化金属作为靶溅射的方法等。
以金属作为靶溅射之后，根据需要，在加热氧化的方法中，首先，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面以及从绝缘基底层3露出的金属支持基板2的上表面，以金属作为靶溅射。
溅射，例如使用图8所示的溅射装置。即，在图8中，该溅射装置中，在真空室21内，将靶22和接地电极23相互隔开并相对向配置。将电源24连接到靶22上，同时将等离子体发射控制器25以可以相对靶22等离子体发光配置。另外，对电源24没有特别的限定，可使用脉冲电源、直流电源(DC)、交流电源(RF)等。
另外，将接地电极23接地的同时，还将基板26设置在其表面。(在此，基板26是图3(c)所示的制造过程中的附带电路的悬挂基板1A，按导体图案4侧与靶22相对的状态设置)
靶22，例如可使用铬、镍、铜、钛、铝、钽、铅、锌、锆、镓、铟以及这些金属的合金。较好使用铬。
之后，在真空室21内，作为导入气体导入氩等惰性气体，从电源24施加电力，一边用等离子体发射控制器25，保持等离子体的发光强度恒定，一边溅射靶22规定时间。这样，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面，形成溅射膜。
另外，下面显示了将这样的金属作为靶来溅射的溅射条件的一例。
极限真空度：1.33×10-5～1.33×10-2Pa
导入气体流量(氩)：1.2×10-3～4×10-3m3/h
工作压力(导入气体导入后的真空度)：1.33×10-2～1.33Pa
接地电极温度：10～100℃
功率：100～2000W
溅射时间：1秒～15分钟
另外，这种溅射，更具体些可适当选择直流溅射法、高频溅射法、磁控溅射法或者这些方法的复合方法等公知的溅射法。
接着，根据需要对溅射膜进行的加热氧化没有特别的限定，例如可使用加热炉等，在大气中加热。加热温度例如为50～400℃，较好为100～250℃，加热时间例如为1分钟～12小时。这样，如图3(d)所示，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面形成由氧化金属层形成的半导电性层7。
另外，将溅射膜暴露在空气下进行自然氧化时，可不加热，另外，在这种情况，为了形成稳定的氧化金属层，也可进行加热。
另外，该氧化金属层也可如下氧化：最表面的氧化程度最高，从其最表面沿厚度方向向内，氧化程度逐渐降低。
反应性溅射方法中，在上述图8所示的溅射装置中，除了向真空室21内导入含有氧的导入气体之外，使用了与上述溅射法相同的方法。
更具体来说是，作为靶22，使用与用于形成上述溅射膜的金属相同的金属，作为基板26，以导体图案4侧与靶22相向地配置图3(c)所示的制造过程中的附带电路的悬挂基板1A。
向真空室21内导入导入气体，该导入气体是必须含有氧，以任意比例混合氩或窒素的反应性气体(例如，Ar/O2混合气体、N2/O2混合气体)，从电源24施加电力，一边用等离子体发射控制器25，保持等离子体的发光强度恒定，一边溅射靶22规定时间。
这样，如图3(d)所示，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面形成由氧化金属层形成的半导电性层7。另外，将该氧化金属层在厚度方向上均一氧化。
另外，下面显示了这样的反应性溅射的溅射条件的一例。
极限真空度：1.33×10-5～1.33×10-2Pa
导入气体流量：Ar/O2混合气体的情况
Ar：1.2×10-3～2.4×10-3m3/h
O2：6×10-5～30×10-5m3/h
N2/O2混合气体的情况
N2：1.2×10-3～2.4×10-3m3/h
O2：6×10-5～30×10-5m3/h
工作压力(导入气体导入后的真空度)：1.33×10-2～1.33Pa
接地电极温度：10～100℃
功率：100～2000W
溅射时间：3秒～15分钟
溅射作为靶的氧化金属的方法中，在上述图8所示的溅射装置中，除了使用氧化金属作为靶22，并且使用交流电源作为电源24以外，可使用与上述的溅射法相同的方法。作为成为靶22的氧化金属，例如可使用氧化铬、氧化锆、氧化硅、氧化锡、氧化钛、氧化镁、氧化铝等金属氧化物。较好使用氧化铬。
更具体来说是，作为靶22使用上述氧化金属，作为基板26，以导体图案4侧与靶22相对地配置图3(c)所示的制造过程中的附带电路的悬挂基板1A。
向真空室21内导入作为导入气体的氩等惰性气体，从电源24施加电力，一边用等离子体发射控制器25，控制等离子体的发光强度恒定，一边溅射靶22规定时间。这样，如图3(d)所示，在导体图案4的上表面和侧面、从导体图案4露出的绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面，形成由氧化金属层形成的半导电性层7。另外，将该氧化金属层在厚度方向上均一氧化。
另外，下面显示了将这样的氧化金属作为靶的溅射的溅射条件的一例。
极限真空度：1.33×10-5～1.33×10-2Pa
导入气体流量(氩)：1.2×10-3～4×10-3m3/h
工作压力(导入气体导入后的真空度)：1.33×10-2～1.33Pa
接地电极温度：10～100℃
功率：RF100～2000W
溅射时间：1秒～15分钟
这样形成的半导电性层7的厚度设定在例如0.005～0.05μm，较好为0.01～0.02μm的范围内。如半导电性层7的厚度在该范围内，则可得到有效的表面电阻值。
另外，半导电性层7的表面电阻值较好设定在105～1011Ω/□的范围内。如半导电性层7的表面电阻值未满105，则安装的电子元件有时会发生错误工作。另外如果半导电性层7的表面电阻值超过1011，则有时会不能防止静电破坏。
接着，在该方法中，如图3(e)所示，在形成于绝缘基底层3的上表面的半导电性层7的表面上，作为以下的图案形成覆盖形成于导体图案4的上表面和侧面的半导电性层7的绝缘覆盖层5。
即，按照以下形态形成该绝缘覆盖层5：在形成于导体图案4的上表面的半导电性层7的表面，与端子部6相对应形成露出半导电性层7的开口部8。
另外，也要将绝缘覆盖层5层叠在连接部分9(即，在绝缘基底层3的侧面形成的半导电性层7的上端面)，连接部分9是形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7之间的连接部分。另外，对于形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7不相连接的部分10，没有必要将绝缘覆盖层5形成到绝缘基底层3的上表面的边缘，只要可以覆盖导体图案4的侧面即可。
这样的绝缘覆盖层5由与绝缘基底层3同样的树脂膜形成，从耐热性的观点来看，较好由聚酰亚胺树脂形成。绝缘覆盖层5的厚度例如为5～50μm，较好为10～30μm。
对以图案形成绝缘覆盖层5的方法没有特别的限定，可使用公知方法。例如在半导电性层7的整面涂布感光性树脂(感光性聚酰胺酸树脂)的漆，干燥涂布的漆形成覆盖膜。接着通过光掩模曝光覆盖膜之后，经过根据需要的加热之后，通过显影使之形成图案，之后，例如通过在减压的条件下、在大于等于250℃下加热来使之固化(酰亚胺化)。
接着，该方法中，如图3(f)所示，通过蚀刻除去从绝缘覆盖层5的开口部8露出的半导电性层7、在从绝缘覆盖层5露出的绝缘基底层3的上表面形成的半导电性层7以及在金属支持基板2的上表面形成的半导电性层7。
该蚀刻中，按照露出需要蚀刻的半导电性层7、将其它的部分覆盖的形态设置蚀刻抗蚀膜，用蚀刻液除去需要蚀刻的半导电性层7之后再剥离除去该蚀刻抗蚀膜。
可根据半导电性层7来适当选择蚀刻液，例如当是由氧化铬层形成的情况时，可使用铁氰化钾系、过锰酸钾系、间硅酸钠系、硝酸亚铈铵系(硝酸第二セリウムアンモン系)、盐酸系、硫酸系、硝酸系等蚀刻液。
另外，该蚀刻中，要残留在绝缘基底层3的侧面形成的半导电性层7。形成于绝缘基底层3的侧面的半导电性层7，其上端通过连接部分9连接到在绝缘基底层3的上表面形成的半导电性层7、其下端与金属支持基板2的上表面中的绝缘基底层3的周边部相接触。
通过该蚀刻将从开口部8露出的半导电性层7除去，这样，导体图案4从开口部8露出，将该导体图案4的露出部分作为端子部6。
之后，该方法中，如图3(g)所示，在端子部6的表面，根据需要形成金属镀层11之后，通过化学蚀刻切削金属支持基板2，形成万向接头18的同时，通过外形加工，得到附带电路的悬挂基板1A。
金属镀层11由金、镍等金属形成，通过电解镀、无电解镀等镀敷来形成。较好为，依次电镀镍和金，作为镍/金的多层电镀层来形成。金属镀层11的厚度例如为0.5～2μm。
这样所得的附带电路的悬挂基板1A中，将半导电性层7连续地形成在导体图案4的侧面和上表面、绝缘基底层3的上表面和侧面，另外，将形成于绝缘基底层3的侧面的半导电性层7的下端面与金属支持基板2的上表面接触。
由此，金属支持基板2、绝缘基底层3、绝缘覆盖层5以及端子部6即使因静电带电，也可通过半导电性层7除去该静电，可有效地防止安装的电子元件的静电破坏。
另外，由于通过绝缘覆盖层5覆盖了形成于导体图案4的侧面和上表面、绝缘基底层3的上表面(包括连接部分9)的半导电性层7，因此可以防止半导电性层7的脱离。由此可防止脱离的半导电性层7飞散成为异物。
另外，通过图3所示的附带电路的悬挂基板1A的制造方法，可简易且有效地制造上述的附带电路的悬挂基板1A。
另外，在上述的附带电路的悬挂基板1A中，在导体图案4的侧面和上表面、绝缘基底层3的上表面，以及与金属支持基板2相邻接的绝缘基底层3的侧面，连续地形成半导电性层7，也可例如如图4所示的附带电路的悬挂基板1B，在绝缘基底层3的上表面、导体图案4以及绝缘覆盖层5之间、与金属支持基板2相邻的绝缘基底层3的侧面，连续地形成半导电性层7。另外，在图4中，对于与上述相同的部件标记相同的符号，省略其说明。
即，图4中，该附带电路的悬挂基板1B中，在由绝缘覆盖层5覆盖的绝缘基底层3的上表面以及形成有导体图案4的绝缘基底层3的上表面，连续地形成半导电性层7，使半导电性层7夹在绝缘基底层3、导体图案4以及绝缘覆盖层5之间。
另外，在绝缘基底层3的侧面也连续地形成该半导电性层7，更具体来说是，为了覆盖绝缘基底层3的侧面，从绝缘基底层3的上表面连续延伸到从绝缘基底层3露出的金属支持基板2的上表面，与该金属支持基板2的上表面接触。
形成于绝缘基底层3的侧面的半导电性层7，将其表面(与和绝缘基底层3接触的内侧面相反侧的外侧面)露出的同时，在其上端面层叠绝缘覆盖层5，将其下端面与金属支持基板2的上表面接触。
下面，参考图5说明该附带电路的悬挂基板1B的制造方法。
该方法中，如图5(a)所示，首先与上述相同，准备金属支持基板2之后，如图5(b)所示，在金属支持基板2的上表面，作为例如露出金属支持基板2的上表面的外周边缘部的一部分这样的图案，形成绝缘基底层3。
接着，该方法中，如图5(c)所示，在绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面，遍及这些面地连续形成半导电性层7。半导电性层7的形成采用与上述相同的方法。
之后，该方法中，如图5(d)所示，在形成于绝缘基底层3的上表面的半导电性层7的表面形成导体图案4。与上述相同，通过减成法、加成法等公知的形成图案的方法，较好为通过加成法，作为将上述的端子部6和布线17一体形成的布线电路图案，形成导体图案4。
另外，通过加成法形成导体图案4时，如半导电性层7由氧化铬层形成，则导体薄膜12的形成中，不形成铬薄膜，只形成铜薄膜。
接着，该方法中，如图5(e)所示，在形成于绝缘基底层3的上表面的半导电性层7的表面按照以下的图案形成覆盖导体图案4的上表面以及侧面的绝缘覆盖层5。
即，按照如下的形态形成该绝缘覆盖层5：在导体图案4的上表面，与端子部6相对应，形成导体图案4的上表面露出的开口部8。
也要将绝缘覆盖层5层叠在连接部分9，连接部分9是形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7之间的连接部分。另外，对于形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7不相连接的部分10，没有必要将绝缘覆盖层5形成到绝缘基底层3的上表面的边缘，只要可以覆盖导体图案4的侧面即可。
另外，绝缘覆盖层5的形成使用与上述相同的方法。
另外，作为端子部6，形成从绝缘覆盖层5的开口部8露出的导体图案4的露出部分。
接着，该方法中，如图5(f)所示，按照如上述相同的方法，通过蚀刻除去在从绝缘覆盖层5露出的绝缘基底层3的上表面形成的半导电性层7以及在金属支持基板2的上表面形成的半导电性层7。
另外，该蚀刻与上述相同，要将形成在绝缘基底层3的侧面的半导电性层7残留。在绝缘基底层3的侧面形成的半导电性层7，其上端通过连接部分9与形成于绝缘基底层3的上表面的半导电性层7连接、其下端与金属支持基板2的上表面的绝缘基底层3的周边部相接触。
之后，该方法中，如图5(g)所示，与上述相同，在端子部6的表面根据需要形成金属镀层11之后，通过化学蚀刻切削金属支持基板2，形成万向接头18的同时，通过外形加工得到附带电路的悬挂基板1B。
这样所得的附带电路的悬挂基板1B中，在由绝缘覆盖层5覆盖的绝缘基底层3的上表面、形成有导体图案4的绝缘基底层3的上表面，连续地形成半导电性层7，另外，将形成于绝缘基底层3的侧面的半导电性层7的下端面与金属支持基板2的上表面相接触。
因此，即使金属支持基板2、绝缘基底层3、绝缘覆盖层5以及端子部6因静电带电，也可通过半导电性层7除去该静电，可有效地防止安装的电子元件的静电破坏。
另外，由于通过导体图案4和绝缘覆盖层5覆盖了形成于绝缘基底层3的上表面(包括连接部分9)的半导电性层7，因此可以防止半导电性层7的脱离。由此可防止脱离的半导电性层7飞散成为异物。
另外，通过图5所示的附带电路的悬挂基板1B的制造方法，可简易且有效地制造上述的附带电路的悬挂基板1B。
另外，如图6所示的附带电路的悬挂基板1C，也可在绝缘基底层3的上表面与绝缘覆盖层5之间、与金属支持基板2相邻接的绝缘基底层3的侧面连续地形成半导电性层7。另外在图6中，对于与上述相同的部件标记相同的符号，省略其说明。
即，图6中，该附带电路的悬挂基板1C中，在由绝缘覆盖层5覆盖的绝缘基底层3的上表面(从导体图案4露出的的绝缘基底层3的上表面)，连续地形成半导电性层7，使半导电性层7与导体图案4的侧面相接触，且夹在绝缘基底层3和绝缘覆盖层5之间。
另外，在绝缘基底层3的侧面也连续地形成该半导电性层7，更具体来说是，为了覆盖绝缘基底层3的侧面，从绝缘基底层3的上表面连续延伸到从绝缘基底层3露出的金属支持基板2的上表面，与该金属支持基板2的上表面相接触。
形成于绝缘基底层3的侧面的半导电性层7，将其表面(与和绝缘基底层3接触的内侧面相反侧的外侧面)露出的同时，在其上端面层叠绝缘覆盖层5，将其下端面与金属支持基板2的上表面相接触。
下面，参考图7说明该附带电路的悬挂基板1C的制造方法。
该方法中，如图7(a)所示，首先与上述相同，准备金属支持基板2之后，如图7(b)所示，在金属支持基板2的上表面，作为例如露出金属支持基板2的上表面的外周边缘部的一部分这样的图案，形成绝缘基底层3。
接着，该方法中，如图7(c)～图7(f)所示，在绝缘基底层3的上表面，通过加成法形成导体图案4。
即，通过加成法形成导体图案4时，如图7(c)所示，首先在绝缘基底层3的上表面和侧面、从绝缘基底层3露出的金属支持基板2的上表面，连续地形成由铬薄膜12a和铜薄膜12b依次层叠所得的导体薄膜12。
导体薄膜12的形成是在绝缘基底层3的上表面和侧面与金属支持基板2的上表面，通过连续溅射，进行铬溅射和铜溅射，依次层叠铬薄膜12a和铜薄膜12b。
另外，铬薄膜12a的厚度，例如为
Figure G2006100841483D00151
，较好为，铜薄膜12b的厚度，例如为
Figure G2006100841483D00153
，较好为。
接着，如图7(d)所示，以与上述的布线电路图案相反的图案形成抗镀膜13。抗镀膜13没有特别的限定，例如在导体薄膜12的表面层叠干膜抗蚀膜之后，通过曝光以及显影，作为布线电路图案的反转图案形成。
接着，如图7(e)所示，在从抗镀膜13露出的导体薄膜12的表面，通过电解镀，较好为电解镀铜，作为上述的端子部6以及布线17一体形成的布线电路图案，形成导体图案4。
之后，如图7(f)所示，例如通过蚀刻或剥离来除去抗镀膜13。
接着，该方法中，如图7(g)所示，通过蚀刻除去从导体图案4露出(形成有导体图案4部分之外的部分)的铜薄膜12b，使铬薄膜12a残留。铜薄膜12b的蚀刻，例如使用采用硝酸水溶液、过氧化氢水等蚀刻液的湿蚀刻。
之后，该方法中，如图7(h)所示，对经除去铜薄膜12b而露出的铬薄膜12a进行半导电性化处理，形成由氧化铬层形成的半导电性层7。
半导电性化处理可以通过加热来氧化铬薄膜12a，更具体些，没有特别的限定，例如，与上述相同，使用加热炉等，在空气中加热。加热温度例如为50～400℃，较好为100～250℃，加热时间例如为1分钟～12小时。
这样，如图7(h)所示，在从导体图案4露出(形成导体图案4的部分以外的部分)的绝缘基底层3的上表面、绝缘基底层3的侧面、从绝缘基底层3露出的金属支持基板2的上表面，遍及各面地连续形成半导电性层7。
接着，该方法中，如图7(i)所示，在形成于绝缘基底层3的上表面的半导电性层7的表面，按照以下的图案形成覆盖导体图案4的上表面和侧面的绝缘覆盖层5。
即，按照如下的形态形成该绝缘覆盖层5：在导体图案4的上表面，对应于端子部6，形成导体图案4的上表面露出的开口部8。
另外，也要将绝缘覆盖层5层叠在连接部分9，连接部分9是形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7之间的连接部分。另外，对于形成于绝缘基底层3的上表面的半导电性层7的表面中与形成于绝缘基底层3的侧面的半导电性层7不相连接的部分10，没有必要将绝缘覆盖层5形成到绝缘基底层3的上表面的边缘，只要可以覆盖导体图案4的侧面即可。
另外，绝缘覆盖层5的形成使用与上述相同的方法。
另外，作为端子部6，形成从绝缘覆盖层5的开口部8露出的导体图案4的露出部分。
接着，该方法中，如图7(j)所示，按照如上述相同的方法，通过蚀刻除去从绝缘覆盖层5露出的在绝缘基底层3的上表面形成的半导电性层7以及在金属支持基板2的上表面形成的半导电性层7。
另外，该蚀刻与上述相同，要将形成在绝缘基底层3的侧面的半导电性层7残留。在绝缘基底层3的侧面形成的半导电性层7，其上端通过连接部分9与形成于绝缘基底层3的上表面的半导电性层7连接、其下端与金属支持基板2的上表面的绝缘基底层3的周边部相接触。
之后，该方法中，如图7(k)所示，与上述相同，在端子部6的表面根据需要形成金属镀层11之后，通过化学蚀刻切削金属支持基板2，形成万向接头18的同时，通过外形加工得到附带电路的悬挂基板1C。
这样所得的附带电路的悬挂基板1C中，在从导体图案4露出的绝缘基底层3的上表面，形成半导电性层7使该半导电性层7与导体图案4的侧面相接触，另外，形成于绝缘基底层3的侧面的半导电性层7的下端面与金属支持基板2的上表面相接触。
因此，即使金属支持基板2、绝缘基底层3、绝缘覆盖层5以及端子部6因静电带电，也可通过半导电性层7除去该静电，可有效地防止安装的电子元件的静电破坏。
另外，由于通过绝缘覆盖层5覆盖了形成于绝缘基底层3的上表面(包括连接部分9)的半导电性层7，因此可以防止半导电性层7的脱离。由此可防止脱离的半导电性层7飞散成为异物。
另外，通过图7所示的附带电路的悬挂基板1C的制造方法，可简易且有效地制造上述的附带电路的悬挂基板1C。
另外，在以上的说明中例举附带电路的悬挂基板1A说明了本发明的布线电路基板，但是，本发明的布线电路基板中也包括作为加强层设置有金属支持基板的，单面挠性布线电路基板、双面挠性布线电路基板以及多层挠性布线电路基板等。
以下例示实施例，更具体地说明本发明，但本发明不限于任一实施例。
实施例1
准备厚度25μm的由不锈钢箔形成的金属支持基板(参考图3(a))，在金属支持基板的上表面，涂布感光性聚酰胺酸树脂的漆，干燥后通过光掩模曝光，再加热，之后通过显影形成露出金属支持基板的上表面的外周边缘部分的一部分的图案之后，再使之加热固化，形成厚度为10μm的由聚酰亚胺树脂形成的绝缘基底层(参考图3(b))。
接着，在该绝缘基底层的上表面，通过半加成法，作为端子部和布线一体形成的布线电路图案，形成厚度10μm的由铜形成的导体图案(参考图3(c))。
之后，在导体图案的上表面以及侧面、从导体图案露出的绝缘基底层的上表面以及侧面、从绝缘基底层露出的金属支持基板的上表面，通过进行以铬为靶的溅射，连续地形成由铬薄膜形成的溅射膜。
另外，溅射采用与上述相同的方法，在下述的条件下实施。
靶：Cr
极限真空度：1.33×10-3Pa
导入气体流量(氩)：2.0×10-3m3/h
工作压力：0.16Pa
接地电极温度：20℃
功率：DC180W
溅射时间：4秒
溅射膜的厚度：0.01μm
接着，通过于125℃，在空气中加热12小时，来氧化由铬薄膜形成的溅射膜的表面，形成由氧化铬层形成的氧化金属层(参考图3(d))。
另外，由ESCA确认了氧化金属层的形成。另外，使用表面电阻测定装置(三菱化学(株)制、Hiresta-up MCP-HT450)，在温度25℃、湿度15％下测定该氧化金属层的表面电阻值，结果为1×109Ω/□。
之后，在分别形成于导体图案的上表面和侧面、从导体图案露出的绝缘基底层的上表面以及侧面，以及金属支持基板的上表面的半导电性层的表面上，涂布感光性聚酰胺酸树脂的漆，干燥后，通过光掩模曝光，再加热，之后通过显影、加热固化，在形成于绝缘基底层的上表面的半导电性层的表面上，形成覆盖形成于导体图案的上表面以及侧面的半导电性层的，厚度5μm的由聚酰亚胺树脂形成的绝缘覆盖层(参考图3(e))。
该绝缘覆盖层按如下的形态形成：在形成于导体图案的上表面的半导电性层的表面，与端子部相对应，形成半导电性层露出的开口部。
另外，绝缘覆盖层也层叠形成在，形成于绝缘基底层的上表面的半导电性层的表面中的与形成于绝缘基底层的侧面的半导电性层的连接部分。
之后，蚀刻从绝缘覆盖层的开口部露出的半导电性层、从绝缘覆盖层露出的在绝缘基底层的上表面形成的半导电性层以及在金属支持基板的上表面形成的半导电性层(参考图3(f))。
蚀刻是如下进行的蚀刻，将上述之外的部分用蚀刻抗蚀膜覆盖之后，作为蚀刻液，使用铁氰化钾和氢氧化钠的混合水溶液，在30℃进行3分钟的湿蚀刻。另外，该蚀刻使在绝缘基底层的侧面形成的半导电性层残留。
之后，通过无电解镀镍和无电解镀金，在端子部的表面形成由镍和金形成的厚度为2.0μm的金属镀层后，通过化学蚀刻切削金属支持基板形成万向接头，同时通过外形加工得到附带电路的悬挂基板(参考图3(g))。
所得的附带电路的悬挂基板中，在导体图案的侧面以及上表面、绝缘基底层的上表面以及侧面上连续形成半导电性层，另外，形成于绝缘基底层的侧面的半导电性层的下端面与金属支持基板的上表面相接触，与上述的图2所示的附带电路的悬挂基板1A相当。
对于所得的附带电路的悬挂基板，使用库仑测量仪(春日电器制NK-1001型)测定端子部的电荷量，结果为0nQ。
实施例2
准备厚度25μm的由不锈钢箔形成的金属支持基板(参考图7(a))，在金属支持基板的上表面，涂布感光性聚酰胺酸树脂的漆，干燥后通过光掩模曝光，再加热，之后通过显影形成露出金属支持基板的上表面的外周边缘部分的一部分的图案之后，再使之加热固化，形成厚度为10μm的由聚酰亚胺树脂形成的绝缘基底层(参考图7(b))。
之后，在绝缘基底层的上表面和侧面、从绝缘基底层露出的金属支持基板的上表面，通过连续溅射进行铬溅射以及铜溅射，将厚度为的铬薄膜和厚度为
Figure G2006100841483D00193
的铜薄膜依次层叠，连续地形成导体薄膜(参考图7(c))。
另外，在下述的条件下进行连续溅射。
靶：Cr/Cu
极限真空度：1.33×10-3Pa
导入气体流量(氩)：2.0×10-3m3/h
工作压力：0.16Pa
接地电极温度：20℃
功率：DC180W
溅射时间：4秒
接着，通过干膜抗蚀膜，以和布线电路图案相反的图案形成抗镀膜之后(参考图7(d))，通过电解镀铜，在从抗镀膜露出的导体薄膜的表面上，作为端子部和布线一体形成的布线电路图案，形成厚度为10μm的导体图案(参考图7(e))。
接着，通过剥离除去抗镀膜之后(参考图7(f))，再通过蚀刻除去从导体图案露出的铜薄膜，使铬薄膜残留(参考图7(g))。蚀刻是使用硝酸水溶液与过氧化氢水的混合水溶液作为蚀刻液，在30℃进行20秒钟的湿蚀刻。
之后，通过在空气中于120℃，对除去铜薄膜而得的铬薄膜进行加热12小时来氧化铬薄膜的表面，形成由氧化铬层形成的氧化金属层(参考图7(h))。
另外，由ESCA确认了氧化金属层的形成。另外，使用表面电阻测定装置(三菱化学(株)制、Hiresta-up MCP-HT450)，在温度25℃、湿度15％下测定该氧化金属层的表面电阻值，结果为1.0×108Ω/□。
之后，在导体图案的上表面和侧面、形成于从导体图案露出的绝缘基底层的上表面和侧面的半导电性层的表面以及形成于金属支持基板的上表面的半导电性层的表面上，涂布感光性聚酰胺酸树脂的漆，干燥后，通过光掩模曝光，再加热，之后通过显影、加热固化，在形成于绝缘基底层的上表面的半导电性层的表面上，形成覆盖导体图案的上表面和侧面的，厚度5μm的由聚酰亚胺树脂形成的绝缘覆盖层(参考图7(i))。
该绝缘覆盖层按如下形态形成：在导体图案的上表面，与端子部相对应，形成导体图案露出的开口部。
另外，绝缘覆盖层也层叠形成在，形成于绝缘基底层的上表面的半导电性层的表面中的与形成于绝缘基底层的侧面的半导电性层的连接部分。
之后，蚀刻从绝缘覆盖层露出的在绝缘基底层的上表面形成的半导电性层以及在金属支持基板的上表面形成的半导电性层(参考图7(j))。
蚀刻是如下进行的蚀刻，将上述之外的部分用蚀刻抗蚀膜覆盖后，使用铁氰化钾和氢氧化钠的混合水溶液作为蚀刻液，在30℃进行3分钟的湿蚀刻。另外，该蚀刻使在绝缘基底层的侧面形成的半导电性层残留。
之后，通过无电解镀镍和无电解镀金，在端子部的表面形成由镍和金形成的厚度为2.0μm的金属镀层后，通过化学蚀刻切削金属支持基板形成万向接头，同时通过外形加工得到附带电路的悬挂基板(参照图7(k))。
所得的附带电路的悬挂基板中，在从导体图案露出的绝缘基底层的上表面，形成半导电性层并使其与导体图案的侧面相接触，另外，形成于绝缘基底层的侧面的半导电性层的下端面与金属支持基板的上表面相接触，与上述的图6所示的附带电路的悬挂基板1C相当。
对于所得的附带电路的悬挂基板，使用库仑测量仪(春日电器制NK-1001型)测定端子部的电荷量，结果为0nQ。
另外，上述发明提供了本发明示例的实施方式，但这些只是示例，不是限定的解释。本领域的技术人员所清楚的本发明的变形例均包括在后述权利要求的范围中。

Claims (5)

1.布线电路基板，其特征在于，包括以下部分：金属支持基板；
在上述金属支持基板上形成的绝缘基底层；
在上述绝缘基底层上形成的导体图案；
在从上述导体图案露出的上述绝缘基底层上形成的，至少一部分与上述金属支持基板以及上述导体图案相接触的半导电性层；
覆盖上述导体图案的在半导电性层上形成的绝缘覆盖层，该半导电性层形成于上述绝缘基底层的上面；
由通过将上述绝缘覆盖层开口而露出的导体图案所形成的端子部；
上述绝缘基底层由聚酰亚胺树脂形成，
形成在上述绝缘基底层上的为氧化金属层的半导电性层被绝缘覆盖层覆盖以防止半导电性层的脱离。
2.如权利要求1所述的布线电路基板，其特征还在于，形成上述半导电性层时要覆盖上述导体图案的上表面和侧面。
3.布线电路基板的制造方法，其特征在于，包括以下工序：准备金属支持基板的工序；
在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；
在上述绝缘基底层的上表面，形成导体图案的工序；
在上述导体图案的上表面和侧面、从上述导体图案露出的上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成半导电性层的工序；
在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出形成于上述导体图案的上表面的上述半导电性层的开口部的形态，形成覆盖形成于上述导体图案的上表面和侧面的上述半导电性层的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；
除去从上述开口部露出的上述半导电性层、在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，在上述连接部分，使上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。
4.布线电路基板的制造方法，其特征在于，包括以下工序：准备金属支持基板的工序；
在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；
在上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成半导电性层的工序；
在形成于上述绝缘基底层的上表面的上述半导电性层的表面，形成导体图案的工序；
在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出上述导体图案的上表面的开口部的形态，形成覆盖上述导体图案的上表面和侧面的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；
除去在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，在上述连接部分，使上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。
5.布线电路基板的制造方法，其特征在于，包括以下工序：准备金属支持基板的工序；
在上述金属支持基板的上表面，以图案形成绝缘基底层的工序；
在上述绝缘基底层的上表面和侧面以及从上述绝缘基底层露出的上述金属支持基板的上表面，连续形成导体薄膜的工序；
在形成于上述绝缘基底层的上表面的上述导体薄膜的表面，形成导体图案的工序；
对从上述导体图案露出的上述导体薄膜进行半导电性化处理，形成半导电性层的工序；
在形成于上述绝缘基底层的上表面的半导电性层的表面，以形成露出上述导体图案的上表面的开口部的形态，形成覆盖上述导体图案的上表面和侧面的绝缘覆盖层的工序，上述半导电性层的表面包括形成于上述绝缘基底层的上表面的半导电性层与形成于上述绝缘基底层的侧面的半导电性层的连接部分；
除去在上述绝缘基底层的上表面形成的从上述绝缘覆盖层露出的上述半导电性层以及在上述金属支持基板的上表面形成的上述半导电性层，在上述连接部分，使上述绝缘基底层的侧面形成的、与上述金属支持基板的上表面相接触的上述半导电性层残留的工序。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465884B2 (en) 2006-04-20 2008-12-16 Nitto Denko Corporation Wired circuit board
JP4187757B2 (ja) * 2006-06-22 2008-11-26 日東電工株式会社 配線回路基板
US8071886B2 (en) 2006-12-25 2011-12-06 Nitto Denko Corporation Wired circuit board having a semiconductive grounding layer and producing method thereof
US8164002B2 (en) 2006-12-25 2012-04-24 Nitto Denko Corporation Wired circuit board and producing method thereof
JP4866787B2 (ja) 2007-05-11 2012-02-01 日東電工株式会社 配線回路基板およびその製造方法
JP2009016610A (ja) * 2007-07-05 2009-01-22 Nitto Denko Corp 配線回路基板およびその製造方法
JP5227753B2 (ja) 2008-02-12 2013-07-03 日東電工株式会社 配線回路基板の製造方法
JP5175779B2 (ja) 2008-04-18 2013-04-03 日東電工株式会社 配線回路基板の製造方法
JP4705972B2 (ja) * 2008-05-16 2011-06-22 株式会社三興 プリント配線板及びその製造方法
JP5157994B2 (ja) * 2009-03-30 2013-03-06 日立電線株式会社 配線基板の製造方法
CN102833950A (zh) * 2012-09-12 2012-12-19 中国电子科技集团公司第二十四研究所 提高导热和过流能力的基板制作方法
EP3168719B1 (en) * 2014-07-10 2019-03-20 Toppan Printing Co., Ltd. Black electrode substrate, production method for black electrode substrate, and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597496A (en) * 1994-07-15 1997-01-28 Nippon Mektron, Ltd. Method for manufacturing a magnetic head suspension provided with circuit wiring
US6316734B1 (en) * 2000-03-07 2001-11-13 3M Innovative Properties Company Flexible circuits with static discharge protection and process for manufacture
US6459043B1 (en) * 2001-03-29 2002-10-01 3M Innovative Properties Company Flexible circuit with electrostatic damage limiting feature and method of manufacture
US6801402B1 (en) * 2002-10-31 2004-10-05 Western Digital Technologies, Inc. ESD-protected head gimbal assembly for use in a disk drive
US6995954B1 (en) * 2001-07-13 2006-02-07 Magnecomp Corporation ESD protected suspension interconnect

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153940A (ja) 1994-11-25 1996-06-11 Kanegafuchi Chem Ind Co Ltd フレキシブル回路基板
JP3631992B2 (ja) 2001-11-13 2005-03-23 日東電工株式会社 配線回路基板
JP3964822B2 (ja) * 2003-05-07 2007-08-22 日東電工株式会社 回路付サスペンション基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597496A (en) * 1994-07-15 1997-01-28 Nippon Mektron, Ltd. Method for manufacturing a magnetic head suspension provided with circuit wiring
US6316734B1 (en) * 2000-03-07 2001-11-13 3M Innovative Properties Company Flexible circuits with static discharge protection and process for manufacture
US6459043B1 (en) * 2001-03-29 2002-10-01 3M Innovative Properties Company Flexible circuit with electrostatic damage limiting feature and method of manufacture
US6995954B1 (en) * 2001-07-13 2006-02-07 Magnecomp Corporation ESD protected suspension interconnect
US6801402B1 (en) * 2002-10-31 2004-10-05 Western Digital Technologies, Inc. ESD-protected head gimbal assembly for use in a disk drive

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