CN1870260A - 具有槽型金属衬垫和网状通路图案的结合衬垫 - Google Patents

具有槽型金属衬垫和网状通路图案的结合衬垫 Download PDF

Info

Publication number
CN1870260A
CN1870260A CNA2006100592103A CN200610059210A CN1870260A CN 1870260 A CN1870260 A CN 1870260A CN A2006100592103 A CNA2006100592103 A CN A2006100592103A CN 200610059210 A CN200610059210 A CN 200610059210A CN 1870260 A CN1870260 A CN 1870260A
Authority
CN
China
Prior art keywords
dielectric layer
conductive
gasket
prolongation
conjunction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100592103A
Other languages
English (en)
Other versions
CN100499105C (zh
Inventor
崔慈英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1870260A publication Critical patent/CN1870260A/zh
Application granted granted Critical
Publication of CN100499105C publication Critical patent/CN100499105C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05094—Disposition of the additional element of a plurality of vias at the center of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

根据本发明的结合衬垫结构包括一个或多个介电层图案和/或设置在相应的第一导电层图案周边内的导电通路图案。可以构造这些图案使得在结合衬垫镀金属工序的连续水平上的图案以倾向于增加所得结合衬垫结构对后续的机械和/或热应力的抵抗力的方式偏移。通过提高结合衬垫结构的粘附，也可以实现分离的频率及程度的减小、包括在结合衬垫结构中的各种导电和介电层的分层或剥落的减小。

Description

具有槽型金属衬垫和网状通路图案的结合衬垫
技术领域
本发明涉及半导体器件的某种结构的构造和制造，且更具体而言，涉及包括例如结合衬垫的某种多层导电结构的构造和制造。
背景技术
在集成电路的制造中，结合衬垫通常用于提供外部电路与集成电路的内部线路之间的电连接。通过形成的结合衬垫和形成在介电层中的金属栓，外部电路可以与集成电路的内部电路形成电连接。
在图1中示出了常规的结合衬垫结构，该图示出了常规结合衬垫结构的截面图，该结合衬垫结构包括多个金属衬垫2a-2d、设置在金属衬垫之间的多个层间电介质3a-3d、和穿过插入的层间电介质在相邻金属衬垫之间建立电连接的多个独立的接触栓4a-4c。
如图1所示的常规结合衬垫结构易受某些限制和问题的影响，例如包括由机械和/或热应力导致的在导电线与金属衬垫之间的界面和/或金属衬垫与相邻的层间电介质之间的材料界面分离和/或开裂，或沿它们分离和/或开裂。制造此结构的工艺也可能具有某些限制和问题，例如包括凹陷，即从被较硬材料围绕的“较软”材料，例如被电介质围绕的金属，的中心部分过多地除去材料，其产生凹陷的表面区域并引起不希望的材料减薄。
已经提出各种结构来改变结合衬垫的结构以解决这些缺陷，包括例如形成具有被介电层分开的第一金属层和第二金属层的结合衬垫，穿过该介电层形成多个导电栓。提出的另一种方案是采用具有设置在第一支持层上的覆层的结合衬垫结构，该第一支持层可以构造为实心的或槽型片，其又可以设置在构造有槽型或棋盘型排列中的空间的第二支持层上。此提议的变化提供了这样的结合衬垫结构，其中第一和第二支持层设置有多个槽，其垂直于其他支持层中的槽，但既不平行也不垂直于整个结构的主边设置。
发明内容
根据本发明构造的结合衬垫结构可以提高所得结合衬垫结构对机械和/或热应力的抵抗力，该机械和/或热应力将在制造和组装工艺的剩余部分中产生和最终的半导体器件在后续使用中可能产生。
根据本发明构造的结合衬垫结构可以提高所得结合衬垫结构对包括在结合衬垫结构中的各种导电和介电层的分离、分层(delamination)或剥落的抵抗力。
根据本发明构造的结合衬垫结构可以改善结合衬垫结构的制造性，其包括例如在结合衬垫结构的制造中减小受到凹陷的影响和/或允许使用更宽范围的导电和介电材料，从而得到改善的性能和/或可靠性。
根据本发明第一实施例的结合衬垫结构将包括：第一介电层；第一导电衬垫图案，形成在所述第一介电层上并围绕所述第一介电层的延长部分；第二介电层，形成在所述第一导电衬垫图案上；第一多个导电通路，具有第一结构，穿过所述第二介电层形成并与所述第一导电衬垫图案形成电接触；第二导电衬垫图案，形成在所述第二介电层上，与第一多个导电通路电接触，并围绕所述第二介电层的延长部分；第三介电层，形成在所述第二导电衬垫图案上；第二多个导电通路，具有第二结构，穿过第三介电层形成，并与所述第二导电衬垫图案形成电接触；和第三导电衬垫图案，形成在所述第三介电层中，并与所述第二多个导电通路形成电接触。
根据本发明第一实施例的结合衬垫结构还可以改进，通过例如把第一导电衬垫图案构造为围绕第一介电层的多个延长部分和/或把第二导电衬垫图案构造为围绕第二介电层的多个延长部分。根据此第一实施例的结合衬垫结构的其他改进可以包括构造第一介电层的延长部分以具有开口构造，例如不完全被导电衬垫图案覆盖，和/或构造第二介电层的延长部分为具有开口构造。类似地，第一介电层的延长部分可以被构造为具有封闭结构，例如完全被导电衬垫图案覆盖和/或围绕导电衬垫图案的一部分，和/或构造第二介电层的延长部分为具有封闭构造。
根据本发明第一实施例的结合衬垫结构还可以改进，通过例如构造第一介电层的延长部分为包括不超过由第一导电衬垫结构的周边所限定区域的10％，和/或构造第二介电层的延长部分为代表不超过由所述第二导电衬垫结构的周边所限定区域的10％。
本领域的技术人员将明白，相应的图案可以构造来基本上提供导电衬垫结构表面与介电层的相应延长部分之间的任何希望的比例，且因此介电层区域可以包括例如总面积的15％、20％、25％或可能多达50％。本领域的技术人员将理解，随着介电层相对面积的减小，由介电部分提供的优点将倾向于减少，增加了在结合衬垫结构的制造期间的例如CMP的加工步骤中发生破坏的可能性。通过对保留来提高其有效性的介电部分构造的改进，可以在某种程度上解决此减少。本领域的技术人员还将理解，增加介电部分的相对面积能增加总结构的抵抗力，并为连接在相邻导电衬垫图案之间的通路的形成提供较少的区域。
根据本发明第一实施例的结合衬垫结构还可以改进，通过例如设置第一和第二介电层的延长部分为互补图案，包括例如设置第一和第二延长介电部分的延长部分，因此与第一延长介电部分相关的纵轴和与第二延长介电部分相关的纵轴限定了两组介电部分之间的转动、轴向、横向和/或径向偏移。例如90度的转动偏移θ，比如类似构造的第一和第二延长介电部分之间基本垂直的排列，将倾向于减小连续图案之间的垂直交叠，因此提高所得结构的强度。
如此处所采用的，术语转动偏移指这样的情形：一个图案相对于另一图案关于轴转动，虽然移动的图案和参考图案可能设置为同轴关系或不设置为同轴关系。如此处所采用的，术语轴向和横向偏移指移动图案不改变尺寸地沿单轴关于参考图案的移动，例如绝对x和y尺度，或纵横比例如移动图案的x和y尺度的比例。如此处所采用的，术语径向偏移指沿径向线移动移动图案的相应部分，特别是涉及关于中心点对称的图案，因此倾向于改变移动图案的尺寸而不改变移动图案的纵横比。
根据本发明第一实施例的结合衬垫结构可以包括设置为关于第二介电层的延长部分的基本平行和横向偏移取向的第一介电层的延长部分。用于制造结合衬垫结构的连续系列图案之间的偏移排列可以扩展到设置为关于第二多个导电通路建立偏移取向的第一多个导电通路。本领域的技术人员将理解，相应的图案可以构造得基本上提供连续导电通路之间任何希望的垂直交叠度，以提供例如不超过连续通路图案之间约90％的垂直交叠度。本领域的技术人员应该理解，此垂直交叠度可以通过调整相关图案层而根据希望改进，从而提供例如不超过连续导电通路图案的导电通路表面区域之间75％、50％、25％、10％、10％以下的垂直交叠甚至无垂直交叠。
根据本发明第一实施例的结合衬垫结构还可以包括第一和/或第二介电层的延长部分，其设置为关于前面的和/或后面的导电通路图案基本平行和横向偏移取向，因此通路图案仅设置在介电层的相邻延长部分之间区域中，例如，导致通路图案与介电图案之间很少或没有垂直交叠的设置。介电图案和/或通路图案也可以设置为当从上观测时产生“网状”或“篮状”图案，类似或不同材料的连续图案转动偏移例如90度和/或轴向偏移，典型地仅沿x或y轴，以形成具有相对小区域的图案，其中存在例如在图6A中或图2A和图3的覆盖图(overlay)中示出的连续图案之间的垂直交叠。
根据本发明的结合衬垫结构的另一实施例包括第一介电层；第一导电衬垫图案，形成在所述第一介电层中并围绕所述第一介电层的延长部分；第二介电层，形成在所述第一导电衬垫图案上；第一多个导电通路，具有第一结构，穿过所述第二介电层形成并与所述第一导电衬垫图案电接触；第二导电衬垫图案，形成在所述第二介电层中，与所述第一多个导电通路电接触；和钝化图案，形成在所述第二导电衬垫图案的上表面上并暴露其大部分。
如同根据本发明的结合衬垫结构的第一实施例，此实施例也可以改进，通过例如构造第一导电衬垫图案以围绕所述第一介电层的多个延长部分。导电衬垫图案也可以构造为在介电层中产生一个或多个“开口”和/或封闭结构。结合衬垫结构的此实施例也可以包括关于根据本发明的结合衬垫结构的第一实施例的上述一个或多个结构变量。
本发明还包括晶片制造工艺的实施例，其包括形成根据本发明的结合衬垫结构所需的步骤。形成根据本发明的结合衬垫结构的方法的第一实施例包括如下步骤：形成第一介电层；除去所述第一介电层的部分以形成围绕所述第一介电层的延长部分的第一凹陷导电衬垫区；淀积第一导电材料层；除去所述第一导电材料层的上部分以形成围绕所述第一介电层的延长部分的第一导电衬垫；形成第二介电层；除去所述第二介电层的第一部分以形成具有第一结构的多个第一通路开口；除去所述第二介电层的第二部分，以形成围绕第二介电层的延长部分的第二凹陷导电衬垫区；淀积第二导电材料层；除去第二导电材料层的上部分以形成围绕所述第二介电层的延长部分的第二导电衬垫和在第一和第二导电衬垫之间建立电接触的第一多个导电通路；形成第三介电层；除去所述第三介电层的第一部分以形成多个第二通路开口；淀积第三导电材料层；并除去所述第三导电材料层的上部分以形成第三导电衬垫和在第二和第三导电衬垫之间建立电接触第二多个导电通路。
将理解，上述根据本发明的方法的实施例可以改进，通过例如设置第二多个导电通路为设置在第一结构中并沿转动、径向和/或横向从第一多个导电通路偏移，以减小第一和第二导电通路图案之间的交叠。可以形成上述关于根据本发明的结合衬垫结构的实施例，从而第一介电层的延长部分将从第二或连续介电层或其他参考层的延长部分转动偏移。
附图说明
通过参照附图对本发明示范性实施例的详细描述中，本发明将变得更为明显，在附图中：
图1提供了用于制造半导体器件的常规结合衬垫结构的截面图；
图2A是用于根据本发明的示范性实施例的结合衬垫结构的N金属衬垫和N通路图案的俯视图，且图2B是图2A的通路图案部分140的放大视图；
图3是用于根据本发明示范性实施例的结合衬垫的图案的N+1金属衬垫和N+1通路图案的俯视图；
图4是沿分别接合了图2和图3所示的N和N+1金属衬垫和N和N+1通路图案的本发明实施例的结合衬垫结构的示范性实施例的线A-A’的截面图；
图5A和5B示出了N和N+1金属衬垫的示范性实施例的平面图，每个金属衬垫都具有设置为基本垂直于相邻金属衬垫上的槽的取向的多个槽；
图6A示出了相邻通路阵列140、240的偏移对准的示范性实施例的平面图，其中这些阵列沿一般的水平轴彼此偏移，导致单个和交叠区域190(具有交叉阴影线)；
图6B示出了相邻通路阵列140、240的偏移对准的示范性实施例的平面图，其中这些阵列沿一般的对角轴彼此偏移，导致单个和交叠区域190(具有交叉阴影线)；
图7A-7C示出了用于在连续金属衬垫或其他导电材料之间建立接触的通路图案的可选示范性实施例；
图8是根据本发明的结合衬垫结构的示范性实施例的截面图；
图9是接合有根据本发明的结合衬垫结构的示范性实施例的宽型通路图案的最后或上金属衬垫的截面图；
图10是根据本发明的结合衬垫结构的示范性实施例的截面图；
图11是具有更复杂槽结构和偏移通路阵列的根据本发明的结合衬垫结构的示范性实施例的平面图；
图12是具有更复杂槽结构和偏移通路阵列的根据本发明的结合衬垫结构的另一示范性实施例平面图；
图13A-13D是具有各种开口和封闭槽结构的根据本发明的各个结合衬垫结构的导电图案层的个各种示范性实施例的平面图；和
图14A-14D是在图13A-13D中示出的各个导电图案层的两层叠层的各种示范性实施例的平面图，其中两层被转动偏移以限定设置在导电图案中的开口之间的各种垂直交叠。
提供这些附图以帮助对下面详细描述的本发明示范性实施例的理解，且不应理解为对本发明的不恰当的限制。特别是，在附图中示出的各种相对空间、位置、尺寸和维度不是成比例的，且为了提高清晰起见，可能已经对其进行了夸大、减小或改进。
本领域的技术人员还将理解，仅为了提高和减少附图数目而省略了可选结构的范围。本领域的技术人员将理解可以选择并独立组合示出或描述的不脱离本公开的范围和精神的关于示范性实施例的各种工艺步骤以产生用于制造半导体器件的其他方法。
具体实施方式
本发明提供了包括通路图案和槽型金属衬垫的一定范围的结合衬垫结构及制造此结构的方法，以克服常规结合衬垫结构的缺点。
如图2A所示，金属衬垫120形成在衬底100上。金属衬垫包括至少一个槽130，例如至少部分穿过形成金属衬垫的金属层而形成的延长开口，且第一层间电介质形成在第一(或第N)个金属衬垫上。虽然示出形成在金属衬垫120中的开口是延长槽130，但是本领域的技术人员将理解，此开口可以容易地变化为在金属衬垫的周边内暴露出的宽范围的介电区结构。
如此处所采用的，N和第N应理解为可互换的变量，其指设置在相应于N+1或第N+1水平或结构下面的水平或结构，即在器件制造工艺中较早形成的。例如，如果第N水平是第二水平，则第N+1水平是第三水平。将理解，参考水平N以上或以下的水平数目可以通过使用适当的正值(对第N层以上的层)和负值(对第N层以下的层)而容易地表示。
还将理解，在根据本发明的结合衬垫结构中形成的每个导电“水平”将被相应的介电层与至少一个相邻导电水平分离，通过该介电层提供导电通路以在相邻导电水平之间建立电连接。导电通路所采用的数目、尺寸和材料将决定导电通路对整个结合衬垫结构的总电阻(Ω)和总电流携带能力的贡献。类似地，较大金属衬垫的材料和尺寸也对根据本发明的结合衬垫结构的总电阻有贡献。
然后，一系列第一通路开口140穿过层间电介质形成，以暴露出金属衬垫120表面的一部分。然后这些第一通路开口被填充有一种或多种导电材料，包括例如从包括铝、铜和它们的合金、其他金属例如钛、钽和钨及它们的氮化物构成的组中选择的一种或多种导电材料，以形成到第一金属衬垫的电连接。可以对介电和导电材料进行一种或多种工艺，例如蚀刻和/或化学机械抛光(CMP)，以形成适合于额外处理的相对光滑、平整的表面。
依靠用于制造半导体器件的特定工艺，可以在平整化的表面上淀积第二金属层，以建立到设置在第一通路开口中的导电材料的上表面的电连接。然后可以采用例如常规光刻和湿法和/或干法刻蚀工艺构图并蚀刻这一层，以形成第二金属衬垫，该第二金属衬垫也可以包括至少一个穿过第二金属衬垫延伸的槽230。
作为选择，可以采用金属镶嵌(damascene)工艺，在该工艺中可以淀积然后构图并蚀刻另一介电层以敞开指定区域，包括那些位于设置在第一通路开口中的导电材料以上的区域。然后可以在开口区域中并在介电层的剩余部分上淀积第二金属层，然后对其采用例如CMP处理，以除去不在所定义的开口中的金属层的区域，例如那些位于槽上的和那些位于介电层未蚀刻部分上的，因此形成第二金属衬垫220。
第一和第二金属层可以由单一金属或金属合金形成，但一个或多个金属层可以包括难熔金属层、硅化物或导电氮化物，以提供一个或多个阻挡层。类似地，根据相应元件的结构和具体半导体器件的电流及电压要求，一种或多种金属层可以被导电材料替换或与其结合设置，该导电材料例如TaN、TiN和WN，这将增加在后续的高温操作中的抵抗力。然而，在大多数情况下认为铝、铝合金、铜和/或铜合金足够用作至少最高导电层水平。然而，在铜和铜合金的情形，通常优选使用阻挡层，例如金属/金属氮化物阻挡层的组合如Ta/TaN。
设置在第二金属中的槽230和形成在覆盖第二(第N+1)金属衬垫的介电层中的通路开口240的特定图案可以以某种方式偏移，例如沿某轴移动或设置为与槽130和第一金属衬垫连接的通路开口140的镜像或互补结构。本领域的普通技术人员将理解，根据与第一和第二金属衬垫相关的结构的构造，可以采用宽范围的结构，包括具有某种程度交叠的那些，以实施此发明。
无论如何，一旦第二(或第N+1)金属衬垫220已经形成，另一层间电介质形成在第二金属衬垫220上。一系列第二通路开口240穿过层间电介质形成以暴露部分金属衬垫220的表面。然后这些第二通路开口被填充一种或多种导电材料，包括例如从包括铝、铜和合金、其他金属例如钛、钽和钨及其氮化物构成的组中选择的一种或多种导电材料以形成到第二金属衬垫的电连接。可以对介电和导电材料进行一种或多种工艺，例如蚀刻和/或化学机械抛光(CMP)，以形成适合于额外处理的相对光滑、平整的表面。
根据用于制造半导体器件的特定工艺，可以在平整化的表面上淀积第三金属层，以建立到设置在第二通路开口中的导电材料的上表面的电连接。然后可以采用例如常规光刻和一种或多种湿法和/或干法刻蚀工艺构图并蚀刻这一层，以形成第二金属衬垫。
作为选择，可以采用金属镶嵌工艺，其中可以淀积然后构图并蚀刻另一介电层以打开指定区域，包括那些位于设置在第二通路开口中的导电材料以上的区域。本领域的普通技术人员将理解，可以根据实施本发明的人的需要，对第N+2、N+3等层重复形成在金属衬垫上的绝缘层和通过其形成到在下的导体的电接触的开口通路的基本工序。
然后可以在开口区域中和介电层的剩余部分上淀积一种或多种额外金属层，包括例如第三(或最后)金属层，然后将其通过例如CMP进行处理以除去金属层不在限定的开口中的部分，因此形成第三金属衬垫350。如果第三金属衬垫350是结合衬垫结构中的最后金属层，那么周边可以被氮化物或其他适当材料的钝化层所保护，这些材料将趋向于抑制或防止对结合衬垫结构的污染(contamination)和/或机械损伤。
图2B示出了图2A所示的结合衬垫结构的放大部分，具体是跨过第一金属衬垫120的表面设置的通路阵列140中的一个。如图2B所示，通路阵列可以包括水平部分150、垂直部分160、和水平与垂直部分彼此接近的未敞开区域170。本领域的普通技术人员将理解，此处形容词水平的和垂直的仅为了图2B的定向的方便，而不必与参考结构的实际物理定位有任何关联。
图3示出了能用于制造根据本发明示范性实施例的结合衬垫结构的N+1金属衬垫和N+1通路图案的平面图。如图3所示，N+1金属衬垫220包括至少部分穿过金属衬垫延伸的多个槽230和设置在槽之间的几个多通路阵列240。
图4示出了根据本发明的结合衬垫结构的示范性实施例的截面图，其包括在图2A和3中示出的N和N+1金属衬垫和通路阵列。如图4所示，第N个金属衬垫120形成在衬底100上。根据所采用的具体制造工艺，“槽”130可以代表在淀积金属层之前被构图和蚀刻的介电材料层的剩余部分。然后可以采用适当蚀刻或CMP工艺除去上覆金属层的上部分，以暴露介电材料层的表面，并限定其中形成有“槽”的金属衬垫。
作为选择，可以淀积、构图和蚀刻金属层以限定金属衬垫的周边，并通过除去金属衬垫120周边内的金属部分而敞开槽130。然后在后续的层间介电材料的淀积中，将这些开口或槽130填充介电材料。
无论槽如何形成，它们建立了通常比围绕的金属要硬得多的介电材料区域，这将倾向于减少或消除在后续CMP处理中的金属衬垫120的凹陷。然后可以采用适当的CMP工艺除去凹陷介电材料，以提供适合于后续工艺的基本平整化的表面。
然后在金属衬垫120的上表面上淀积或形成层间电介质，且可以敞开多个通路140以暴露下面的金属衬垫的表面部分，这多个通路140可以设置成单个图案或一个或多个重复图案。然后这些通路被填充一种或多种导电材料，包括例如从包括铝、铜及合金其他金属例如钛、钽和钨及其氮化物构成的组中选择的一种或多种导电材料，以形成到金属衬垫120的电连接。当采用超过一种导电材料时，例如金属氮化物如TaN的薄层会形成在通路的壁上，随后是金属层，例如Ta，以及在某些情况中另一种导电材料的另一层，例如Cu或Al。可以对介电和导电材料进行一种或多种工艺，例如蚀刻和/或CMP处理，以形成适合于额外处理的比较光滑、平整的表面。
如图4所示，第N+1金属衬垫220形成在形成于第N通路阵列140上的层间介电层的上表面上。根据采用的具体制造工艺，类似于上述槽130的槽230(在图4中未示出)，可以代表在金属层的淀积之前被构图和蚀刻的介电材料层的剩余部分，或者形成在金属衬垫220中并随后在后续的下一层层间介电材料的淀积中被填充介电材料的开口。
此外，槽130和230可以设置成相应的或互补图案，从而减少或消除其中两个水平的槽垂直“堆叠”的区域。通过交替如图5A和5B所示的槽130、230的图案，且如下面所述的通路阵列140、240，所得结合衬垫结构的总机械强度可以得到提高。无论槽如何形成，它们建立将在后续CMP处理中倾向于减少或消除金属衬垫220的凹陷的介电材料区域。
然后层间电介质淀积或形成在金属衬垫220的上表面上，且可以设置为单一图案或一种或多种重复图案的多个第N+1通路240被敞开以暴露下面的金属衬垫的表面部分。第N+1通路240可以设置成相应和/或互补图案，如图7A-7C所示，下面的第N通路140和通路阵列的交替或连续的水平可以沿图6A、6B、11和12中示出的径向和/或轴向偏离。然后这些通路240被填充一种或多种材料，包括，例如从包括铝、铜及合金、其他金属例如钛、钽和钨及其合金构成的组中选择的一种或多种导电材料，以形成到金属衬垫220的电连接。可以对介电和导电材料进行一种或多种工艺，例如蚀刻和/或CMP工艺，以形成适用于额外处理的相对光滑、平整的表面。
然后第N+2金属衬垫350，在此情况下是第三衬垫，可以形成在第N+1介电层和通路阵列240上，以提供用于结合衬垫结构的外接触表面。可以淀积、构图和蚀刻保护覆层或钝化层，以形成在金属衬垫350的周边部分上延伸的保护材料图案395，以完成示范性结合衬垫结构。虽然此结合衬垫结构已经描述为具有三个分离的金属衬垫，但是本领域的普通技术人员将理解，如图8所示，可以采用额外的金属衬垫320、通路阵列340和介电层390以产生可选的结合衬垫结构。
关于用于在两个相邻金属衬垫之间，特别是在图9所示的暴露的金属衬垫350和相邻的下金属衬垫之间建立电接触的结构，通路阵列可以由单个的大导体340’替代。此结构的一个优点是与采用通路阵列所实现的结构相比，减小了暴露的衬垫350与下面的金属衬垫之间的电阻，且可能更适合较高电流连接例如固定或干线电压(rail voltage)线，例如Vcc和Vss，如与信号线相对。
如图10所示，本发明的其它实施例可以组合较少层。如图10所示，可以在衬底100上形成层间电介质400。然后可以构图并蚀刻该层间电介质的上部分，以形成凹部，可以采用例如金属镶嵌工艺在该凹部中淀积金属或其它导电材料410，在金属镶嵌工艺中，淀积导电材料层然后除去上部以在先前形成的凹部中留下导电材料的隔离区。当然，如上所述，可以构图导电材料然后可以淀积第二层间介电层450以分离该导电材料(未示出)。
一旦形成下导电材料图案或第一导电材料图案410，可以在导电图案和第一层间介电材料420的延伸部分的暴露表面上淀积第二层间介电层450，该第一层间介电材料420填充形成在第一导电材料图案中的“槽”。然后可以构图并蚀刻第二层间介电层450以形成多个通路开口，该多个通路开口随后被填充一种或多种充分导电材料，例如金属、金属硅化物和/或金属氮化物，以形成导电通路430。导电通路可以设置为将提供充分导电表面区(且相应的载流量)的宽范围的结构和图案，包括例如在附图中示出和在本说明书的其它位置讨论的各种图案。
也可以构图并蚀刻第二层间介电层450以在导电通路430上形成更大和更浅的开口。然后第二或上导电材料层，典型地是金属或金属合金，可以形成在构图的第二层间介电层450上，且上部被除去以形成第二或上导电材料图案440，其通过导电通路430与第一或下导电材料图案410电接触。然后可以在第二层间介电层450的暴露表面部分和第二导电材料图案440的交叠周边部分上形成保护图案460，例如氮化物图案，以减小机械损伤和/或污染的风险。本领域的普通技术人员应该理解，额外的导电材料图案(未示出)可以组合进层间介电层400、450中，以把结合衬垫结构连接到其它器件电路。
如图11所示，在开口130设置于其中并填充有介电材料的导电衬垫120以上和以下，设置了导电通路图案140、240，它可以彼此偏离以提供一些垂直交叠区域。如图11所示，两个图案之间的偏移可以沿单轴进行，但可以采用径向和更复杂的偏移结构(未示出)。如图12所示，开口130可以较为复杂，并用于在导电衬垫120上限定分离区，相应通路结构140、240将与导电衬垫对准。如图11所示，在图12中，两个通路图案140、240彼此偏离以减小垂直交叠区245的尺寸，但在超过一个方向上偏移。
图13A-13D示出了各种导电图案120，其中设置一个或多个槽和/或开口130，该槽和/或开口130将允许介电材料以例如可以提高所得结构的可操作性和/可靠性的方式集成到结合衬垫结构中。图14A-14B示出了从具有相应开口130a、130b的两个相同图案120a、120b的单一转动(图14A-14C情况下的90°和图14D情况下的45°)所得的交叠区域。如图14A-14D所示，示出了其中开口交叠135可以界定来在相应的电介质和/或通路结构之间提供希望程度的垂直交叠的区域。
本领域的普通技术人员将理解，可以采用多个公知的工艺制造金属衬垫，且可以采用不同材料。当铜用作第一导体时，例如可以采用双金属镶嵌工艺形成金属衬垫和通路。在淀积铜层之前，可以采用例如Ta、TaN或其组合在衬垫开口和/或通路开口中形成阻挡层(未示出)。相反，如果铝和/或铝合金，例如铝和硅，被用作主要导体，那么通路可以填充铝或其它金属，例如钨。
已经采用示范性优选实施例描述了本发明。然而，应该理解，本发明的范围不限于所公开的实施例。相反，其旨在覆盖各种改进和类似排列。因此，权利要求的范围应该给予根据最宽的解释以包括所有这种改进和类似排列。

Claims (24)

1、一种结合衬垫结构，包括：
第一介电层；
第一导电衬垫图案，形成在所述第一介电层中并围绕所述第一介电层的延长部分；
第二介电层，形成在所述第一导电衬垫图案上；
第一多个导电通路，具有第一结构，穿过所述第二介电层形成并与所述第一导电衬垫图案电接触；
第二导电衬垫图案，形成在所述第二介电层中，与第一多个导电通路电接触，并围绕所述第二介电层的延长部分；
第三介电层，形成在所述第二导电衬垫图案上；
第二多个导电通路，具有第二结构，穿过所述第三介电层形成，并与所述第二导电衬垫图案电接触；和
第三导电衬垫图案，形成在所述第三介电层中，并与所述第二多个导电通路电接触。
2、如权利要求1所述的结合衬垫结构，其中：
所述第一结构和第二结构基本相同。
3、如权利要求1所述的结合衬垫结构，其中：
所述第一导电衬垫图案围绕所述第一介电层的多个延长部分；且
所述第二导电衬垫图案围绕所述第二介电层的多个延长部分。
4、如权利要求1所述的结合衬垫结构，其中：
所述第一介电层的延长部分具有开口结构；和
所述第二介电层的延长部分具有开口结构。
5、如权利要求1所述的结合衬垫结构，其中：
所述第一介电层的延长部分代表不超过由所述第一导电衬垫结构的周边所限定区域的15％；
所述第二介电层的延长部分代表不超过由所述第二导电衬垫结构的周边所限定区域的15％。
6、如权利要求1所述的结合衬垫结构，其中：
所述第一介电层的延长部分设置得关于所述第二介电层的延长部分具有基本垂直的取向。
7、如权利要求1所述的结合衬垫结构，其中：
所述第一介电层的延长部分设置得关于所述第二介电层的延长部分具有基本平行和横向偏移的取向。
8、如权利要求1所述的结合衬垫结构，其中：
所述第一多个导电通路设置在第二多个导电通路的横向偏移取向上。
9、如权利要求8所述的结合衬垫结构，其中：
所述第一多个导电通路设置在第二多个导电通路的横向偏移取向上以提供小于90％的垂直交叠。
10、如权利要求8所述的结合衬垫结构，其中：
所述第一多个导电通路设置在第二多个导电通路的横向偏移取向上以提供小于50％的垂直交叠。
11、如权利要求8所述的结合衬垫结构，其中：
所述第一多个导电通路设置在第二多个导电通路的横向偏移取向上以提供小于10％的垂直交叠。
12、如权利要求3所述的结合衬垫结构，其中：
在所述第一介电层相邻的延长部分之间区域中，所述第一多个导电通路设置来接触所述第一导电衬垫图案；和
在所述第二介电层的相邻延长部分之间区域中，所述第二多个导电通路设置来接触所述第二导电衬垫图案。
13、如权利要求12所述的结合衬垫结构，其中：
所述第一多个导电通路设置成网状图案；和
所述第二多个导电通路设置成网状图案，并在所述第二介电层的相邻延长部分之间区域中，接触第二导电衬垫图案。
14、一种结合衬垫结构，包括：
第一介电层；
第一导电衬垫图案，形成在所述第一介电层中并围绕所述第一介电层的延长部分；
第二介电层，形成在所述第一导电衬垫图案上；
第一多个导电通路，具有第一结构，穿过所述第二介电层形成，并与所述第一导电衬垫图案电接触；
第二导电衬垫图案，形成在所述第二介电层中，与所述第一多个导电通路电接触；和
钝化图案，形成在所述第二导电衬垫图案上并暴露其上表面的大部分。
15、如权利要求14所述的结合衬垫结构，其中：
所述第一导电衬垫图案围绕所述第一介电层的多个延长部分。
16、如权利要求14所述的结合衬垫结构，其中：
所述第一介电层的延长部分具有开口结构。
17、如权利要求15所述的结合衬垫结构，其中：
所述第一介电层的延长部分具有开口结构。
18、如权利要求14所述的结合衬垫结构，其中所述第一介电层的延长部分代表不超过由所述第一导电衬垫结构的周边所限定区域的15％。
19、如权利要求15所述的结合衬垫结构，其中所述第一介电层的延长部分代表不超过由所述第二导电衬垫结构的周边所限定区域的15％。
20、一种形成结合衬垫结构的方法，包括：
形成第一介电层；
除去所述第一介电层的部分以形成围绕所述第一介电层的延长部分的第一凹陷导电衬垫区；
淀积第一导电材料层；
除去所述第一导电材料层的上部以形成围绕所述第一介电层的延长部分的第一导电衬垫；
形成第二介电层；
除去所述第二介电层的第一部分以形成具有第一结构的第一多个通路开口；
除去所述第二介电层的第二部分以形成围绕所述第二介电层的延长部分的第二凹陷导电衬垫区；
淀积第二导电材料层；
除去所述第二导电材料层的上部，以形成围绕所述第二介电层的延长部分的第二导电衬垫和在所述第一和第二导电衬垫之间建立电接触的第一多个导电通路；
形成第三介电层；
除去所述第三介电层的第一部分以形成第二多个通路开口；
除去所述第三介电层的第二部分以形成第三凹陷导电衬垫区；
淀积第三导电材料层；和
除去所述第三导电材料层的上部以形成第三导电衬垫和在所述第二和第三导电衬垫之间建立电接触的第二多个导电通路。
21、如权利要求20所述的形成结合衬垫结构的方法，其中：
所述第二多个导电通路设置在所述第一结构中并沿横向从所述第一多个导电通路偏移。
22、如权利要求20所述的形成结合衬垫结构的方法，其中：
所述第一介电层的延长部分从所述第二介电层的延长部分转动地偏离。
23、一种形成结合衬垫结构的方法，依次包括：
形成第一介电层；
形成第一导电材料层；
除去所述第一导电材料层的部分以形成第一导电材料图案，所述图案具有延长的开口，通过所述延长的开口暴露出所述第一介电层表面的一部分；
淀积第二介电层；
除去所述第二介电层的上部分以暴露所述第一导电材料图案的表面，并形成围绕所述延长的开口和所述第二介电层的延长部分的第一导电衬垫；
形成第三介电层；
除去所述第三介电层的第一部分以形成具有第一结构的第一多个通路开口；
形成第二导电材料层；
除去所述第二导电材料层的第一部分以形成第二多个导电通路，其与所述第一导电衬垫电接触；和
形成第三导电材料层，与所述第一多个导电通路电接触。
24、如权利要求23所述的形成结合衬垫结构的方法，还依次包括：
除去所述第三导电材料层的第一部分以形成第二导电材料图案，所述图案具有延长的开口，通过延长的开口暴露出所述第三介电层表面的一部分；
形成第四介电层；
除去所述第四介电层的上部以暴露所述第二导电材料图案的表面，并形成围绕所述延长的开口和所述第四介电层的延长部分的第二导电衬垫。
CNB2006100592103A 2005-03-15 2006-03-15 具有槽型金属衬垫和网状通路图案的结合衬垫 Expired - Fee Related CN100499105C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR21473/05 2005-03-15
KR20050021473 2005-03-15
US11/327,327 2006-01-09

Publications (2)

Publication Number Publication Date
CN1870260A true CN1870260A (zh) 2006-11-29
CN100499105C CN100499105C (zh) 2009-06-10

Family

ID=37009121

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100592103A Expired - Fee Related CN100499105C (zh) 2005-03-15 2006-03-15 具有槽型金属衬垫和网状通路图案的结合衬垫

Country Status (2)

Country Link
US (1) US20060207790A1 (zh)
CN (1) CN100499105C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584450A (zh) * 2020-05-26 2020-08-25 四川中微芯成科技有限公司 用于引线键合的io焊垫结构

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4713936B2 (ja) * 2005-05-09 2011-06-29 株式会社東芝 半導体装置
GB0709792D0 (en) * 2007-05-22 2007-06-27 Texas Instruments Ltd Optimization of organic packaging interconnect for gigabit signalling
GB2462014B (en) * 2007-05-22 2010-06-09 Texas Instruments Ltd Optimization of organic packaging interconnect for gigabit signalling
KR101349373B1 (ko) * 2007-07-31 2014-01-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8115320B2 (en) * 2008-05-29 2012-02-14 United Microelectronics Corp. Bond pad structure located over active circuit structure
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
US20110067910A1 (en) * 2009-09-18 2011-03-24 International Business Machines Corporation Component securing system and associated method
KR101051551B1 (ko) * 2009-10-30 2011-07-22 삼성전기주식회사 요철 패턴을 갖는 비아 패드를 포함하는 인쇄회로기판 및 그 제조방법
KR101472638B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 수동소자 내장기판
KR102352677B1 (ko) 2014-08-27 2022-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20160104672A1 (en) * 2014-10-10 2016-04-14 Globalfoundries Inc. Low capacitance ballistic conductor signal lines
US10085338B2 (en) 2015-09-24 2018-09-25 Seagate Technology Llc Printed circuit board with flux reservoir
US9929114B1 (en) 2016-11-02 2018-03-27 Vanguard International Semiconductor Corporation Bonding pad structure having island portions and method for manufacturing the same
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
KR0170316B1 (ko) * 1995-07-13 1999-02-01 김광호 반도체 장치의 패드 설계 방법
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
US7023090B2 (en) * 2003-01-29 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad and via structure design

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584450A (zh) * 2020-05-26 2020-08-25 四川中微芯成科技有限公司 用于引线键合的io焊垫结构

Also Published As

Publication number Publication date
CN100499105C (zh) 2009-06-10
US20060207790A1 (en) 2006-09-21

Similar Documents

Publication Publication Date Title
CN1870260A (zh) 具有槽型金属衬垫和网状通路图案的结合衬垫
CN1265458C (zh) 具有形成在多层布线结构中电容器的半导体器件
CN1211855C (zh) 带有冗余衬垫的铜导电线
CN1276499C (zh) 利用铜扩散阻挡结构的高多孔低k电介质膜的结构加强
US8993411B2 (en) Method for forming pad in wafer with three-dimensional stacking structure
CN101814475B (zh) 用于衬底通孔的阻挡结构和方法
US20150118787A1 (en) Elevated Photodiodes with Crosstalk Isolation
CN1599028A (zh) 金属－绝缘体－金属电容器及互连结构
US20100078771A1 (en) On-Chip RF Shields with Through Substrate Conductors
US20060270228A1 (en) Method of forming metal pattern using selective electroplating process
CN1929124A (zh) 半导体器件及其制造方法
CN1645607A (zh) 半导体器件及其制造方法
CN1459844A (zh) 使用低－k介电材料形成双大马士革互连的方法
CN1835235A (zh) 半导体器件和mim电容器
JP2003243401A (ja) 半導体デバイスおよび半導体デバイスの強化構造を作製する方法
CN1315745A (zh) 半导体装置及其制造方法
CN1700451A (zh) 半导体晶片及其制造方法
CN1581476A (zh) 无孔隙金属互连结构及其形成方法
CN1722427A (zh) 用于半导体器件的互连结构及其形成方法
CN1661806A (zh) 固体摄像元件和固体摄像元件的制造方法
CN100350592C (zh) 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
CN1913158A (zh) 半导体器件及其制造方法
CN113629088A (zh) 金属栅格的制造方法、背照式图像传感器及其制造方法
CN1750249A (zh) 集成电路中的半导体装置及其制造方法
CN1617341A (zh) 具有相同平面上的熔丝和电容器的半导体器件及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090610

Termination date: 20150315

EXPY Termination of patent right or utility model