CN1848296A - 具有降低存取时间的闪存装置 - Google Patents

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Abstract

本发明提供一种具有降低存取时间的闪存装置。该闪存装置执行误差检测及校正操作，同时用主机设备编码或解码传输及接收信号。该闪存装置利用简化的设计算法并降低存取时间。

Description

具有降低存取时间的闪存装置
技术领域
本发明涉及半导体装置，并更具体地，涉及闪存装置。
背景技术
一般而言，在包括闪存装置的系统中，闪存装置用以存储从主机设备(或控制设备)接收的各种数据，读出由主机设备请求的数据，并将所读出的数据传输到主机设备。为与主机进行数据传输，闪存装置包括诸如有限状态机(FSM)的编码及解码单元。图1中示出了包括FSM的典型闪存装置。
参看图1，闪存装置10包括主机接口单元11、控制逻辑单元12、内部寄存器单元13、FSM 14、纠错码(ECC)单元15及闪存内核16。
FSM 14对从控制逻辑单元12接收的数据信号(DAT)及从内部寄存器单元13接收的命令信号(CMD)及地址信号(ADD)进行解码。此外，FSM 14对从闪存内核16接收的数据信号(DAT)进行编码。ECC单元15检查并校正FSM14所编码信号(DEC)或所解码信号(ENC)的误差。其后，FSM 14将其误差被最后校正的数据信号存储在闪存内核16中或将该数据信号输出至控制逻辑单元12。
如上所述，在闪存装置10中，内部寄存器单元13、FSM 14及ECC单元15彼此分离。因而，当它们由超高速集成电路硬件描述语言(VHDL)或Velilong硬件描述语言设计时，会引起问题，因为算法变得复杂。
此外，在FSM 14对从主机设备20发送或从闪存内核16读出的数据信号(DAT)执行编码或解码操作之后，ECC单元15可使用FSM 14来检测或校正已编码或已解码信号(ENC或DEC)的误差。这导致增加的处理时间。因此，从主机设备20考虑，会引起问题，因为整个系统的性能由于闪存装置10的存取时间增加而降低。
发明内容
一种闪存装置通过执行误差检测及校正操作同时用主机设备编码或解码传输及接收信号，而利用简化的设计算法并降低存取时间。
闪存装置可包括FSM检查单元及闪存内核。FSM检查单元检测并校正输入数据信号、命令信号、写入地址信号及读出地址信号的误差，同时解码所述信号中的任一个，以输出已解码输入数据信号、已解码命令信号、已解码写入地址信号及已解码读出地址信号之一；且检测并校正读出数据信号、状态信息及芯片信息的误差，同时编码读出数据信号、状态信息及芯片信息之一，以输出已编码读出数据信号、已编码状态信息及已编码芯片信息之一。此外，闪存内核响应于已解码命令信号及已解码写入地址信号而存储已解码输入数据信号，响应于已解码命令信号及已解码读出地址信号而输出读出数据信号，并响应于控制信号而输出状态信息及芯片信息。
附图说明
图1为现有技术的闪存装置的示意性方块图；
图2为闪存装置的方块图；及
图3为图2中所示的FSM检查单元的具体方块图。
具体实施方式
图2为闪存装置的方块图。参看图2，闪存装置101可包括主机接口单元110、控制逻辑单元120、闪存内核130、和FSM检查单元200。
主机接口单元110在控制逻辑单元120和FSM检查单元200、以及外部主机设备102之间建立接口(interface)。更具体地，主机接口单元110可以从主机设备102接收的第一传输信号(TRSI1)中提取命令信号(ECOM)、输入数据信号(EIDAT)及写入地址信号(EADR1)、或命令信号(ECOM)及读出地址信号(EADR2)。命令信号(ECOM)可包括程序命令或读出命令。主机接口单元110将输入数据信号(EIDAT)输出至控制逻辑单元120，且将命令信号(ECOM)及写入或读出地址信号(EADR1或EADR2)输出至FSM检查单元200。此外，主机接口单元110从主机设备102接收的第二传输信号(TRSI2)中提取控制信息信号(SIG)，且将其输出至控制逻辑单元120。主机接口单元110将从控制逻辑单元120接收的已编码读出数据信号(EODAT)转换为第三传输信号(TRSO2)，且将已转换信号输出至主机设备102。主机接口单元110将从FSM检查单元200接收的已编码状态信息(ESTATS)及已编码芯片信息(ECONF)转换为第四传输信号(TRSO2)，且将已转换信号输出至主机设备102。
控制逻辑单元120将输入数据信号(EIDAT)输出至FSM检查单元200，且将从FSM检查单元200接收的已编码读出数据信号(EODAT)输出至主机接口单元110。此外，控制逻辑单元120响应于控制信息信号(SIG)而产生控制信号(CTL1至CTL3)，并且控制主机接口单元110、FSM检查单元200及闪存内核130。更具体地，控制逻辑单元120将控制信号(CTL1)输出至主机接口单元110，将控制信号(CTL2)输出至FSM检查单元200，并将控制信号(CTL3)输出至闪存内核130，从而控制所述每一单元的操作。
FSM检查单元200解码输入数据信号(EIDAT)、命令信号(ECOM)、写入地址信号(EADR1)及读出地址信号(EADR2)中的任一个，且同时检测并校正该信号的误差。更具体地，当FSM检查单元200接收到输入数据信号(EIDAT)时，其检测并校正输入数据信号(EIDAT)的误差，同时解码输入数据信号(EIDAT)，且然后输出已解码输入数据信号(DIDAT)。以类似方式，当FSM检查单元200接收到命令信号(ECOM)、写入地址信号(EADR1)及读出地址信号(EADR2)时，其检测并校正这些信号的误差，同时将其解码，且然后输出已解码命令信号(DCOM)及已解码写入或读出地址信号(DADR1或DADR2)。可基于可检测并校正误差的汉明码来设计FSM检查单元200的误差检测及校正功能。
此外，FSM检查单元200检测并校正读出数据信号(DODAT)、状态信息(STATS)及芯片信息(CONF)之一的误差，同时编码该信号。状态信息(STATS)可包括指示闪存装置101的当前操作状态的信息。芯片信息(CONF)可包括有关闪存装置101的规格信息。将状态信息(STATS)及芯片信息(CONF)存储在闪存内核130中。闪存内核130响应于从控制逻辑单元120接收的控制信号(CTL3)而将状态信息(STATS)及芯片信息(CONF)输出到FSM检查单元200。
当接收读出数据信号(DODAT)时，FSM检查单元200检测及校正读出数据信号(DODAT)的误差，同时编码该信号，且然后输出已编码读出数据信号(EODAT)。此外，FSM检查单元200检测并校正状态信息(STATS)及芯片信息(CONF)的误差，同时将其编码，且然后输出已编码状态信息(ESTATS)及已编码芯片信息(ECONF)。
闪存内核130响应于已解码命令信号(DCOM)和已解码写入地址信号(DADR1)而存储已解码输入数据信号(DIDAT)。此外，闪存内核130响应于已解码命令信号(DCOM)及已解码读出地址信号(DADR2)而输出读出数据信号(DODAT)，且响应于控制信号(CTL3)而输出状态信息(STATS)及芯片信息(CONF)。
图3为图2中所示的FSM检查单元的具体方块图。参看图3，FSM检查单元200可包括第一组合电路210、寄存器电路220、第二组合电路230、第一多路复用器单元240、第二多路复用器单元250、第一误差检查单元260、第二误差检查单元270及误差比较单元280。
第一组合电路210可包括主组合电路211及次组合电路212。主组合电路211可包括编码器213。主组合电路211编码或解码输入信号(IN)，且输出第一编码信号(EX1至EXn)(n为整数)或第一解码信号(DX1至DXn)(n为整数)。输入信号(IN)可为命令信号(ECOM)、写入地址信号(EADR1)、读出地址信号(EADR2)及输入数据信号(EIDAT)之一，或读出数据信号(DODAT)、状态信息(ESTATS)及芯片信息(CONF)之一。
当使能第一误差判定信号(ERR1)时，编码器213响应于第一误差判定信号(ERR1)而编码第一误差检测及校正信息(EDN1)以及第一编码信号(EX1至EXn)。结果，主组合电路211输出包括第一误差检测及校正信息(EDN1)的第一编码信号(EX1至EXn)。此外，当使能第二误差判定信号(ERR2)时，编码器213响应于第二误差判定信号(ERR2)而编码第二误差检测及校正信息(EDN2)以及第一解码信号(DX1至DXn)。结果，主组合电路211输出包括第二误差检测及校正信息(EDN2)的第一解码信号(DX1至DXn)。
次组合电路212也可包括编码器214。次组合电路212编码或解码输入信号(IN)，且输出第二编码信号(EXC1至EXCm)(m为整数)或第二解码信号(DXC1至DXCm)(m为整数)。编码器214响应于第一误差判定信号(ERR1)而编码第一误差检测及校正信息(EDN1)以及第二编码信号(EXC1至EXCm)。结果，次组合电路212输出包括第一误差检测及校正信息(EDN1)的第二编码信号(EXC1至EXCm)。此外，当使能第二误差判定信号(ERR2)时，编码器214响应于第二误差判定信号(ERR2)而编码第二误差检测及校正信息(EDN2)以及第二解码信号(DXC1至DXCm)。结果，次组合电路212输出包括第二误差及校正信息(EDN2)的第二解码信号(DXC1至DXCm)。
寄存器电路220可包括第一寄存器单元221及第二寄存器单元222。第一寄存器单元221可包括多个寄存器RM1至RMn(n为整数)。所述多个寄存器RM1至RMn响应于时钟信号(CLK)而分别存储第一编码信号(EX1至EXn)，且分别输出第一存储信号(EY1至EYn)。此外，所述多个寄存器RM1至RMn响应于时钟信号(CLK)而分别存储第一解码信号(DX1至DXn)，且分别输出第三存储信号(DY1至DYn)。第一存储信号(EY1至EYn)是多个寄存器RM1至RMn分别将第一编码信号(EX1至EXn)延迟预定时间而产生的信号。此外，第三存储信号(DY1至DYn)是多个寄存器RM1至RMn分别将第一解码信号(DX1至DXn)延迟预定时间而产生的信号。
第二寄存器单元222可包括多个寄存器RS1至RSm(m为整数)。多个寄存器RS1至RSm响应于时钟信号(CLK)而分别存储第二编码信号(EXC1至EXCm)，且输出第二存储信号(EYC1至EYCm)。此外，多个寄存器RS1至RSm响应于时钟信号(CLK)而分别存储第二解码信号(DXC1至DXCm)，且分别输出第四存储信号(DYC1至DYCm)。第二存储信号(EYC1至EYCm)是多个寄存器RS1至RSm分别将第二编码信号(EXC1至EXCm)延迟预定时间而产生的信号。此外，第四存储信号(DYC1至DYCm)是多个寄存器RS1至RSm分别将第二解码信号(DXC1至DXCm)延迟预定时间而产生的信号。
第二组合电路230可包括上组合电路单元231及下组合电路单元232。上组合电路单元231包括主上组合电路141及次上组合电路142。主上组合电路141包括编码器143。主上组合电路141编码或解码输入信号(IN)，且输出第三编码信号(EK)或第三解码信号(DK)。
当使能第一误差判定信号(ERR1)时，编码器143响应于第一误差判定信号(ERR1)而编码第三误差检测及校正信息(EUP1)以及第三编码信号(EK)。结果，主上组合电路141输出包括第三误差检测及校正信息(EUP1)的第三编码信号(EK)。此外，当使能第二误差判定信号(ERR2)时，编码器143响应于第二误差判定信号(ERR2)而编码第四误差检测及校正信息(EUP2)以及第三解码信号(DK)。结果，主上组合电路141输出包括第四误差检测及校正信息(EUP2)的第三解码信号(DK)。
次上组合电路142可包括编码器144。次上组合电路142编码或解码输入信号(IN)，且输出第四编码信号(EJ)或第四解码信号(DJ)。当使能第一误差判定信号(ERR1)时，编码器144响应于第一误差判定信号(ERR1)而编码第三误差检测及校正信息(EUP1)以及第四编码信号(EJ)。结果，次上组合电路142输出包括第三误差检测及校正信息(EUP1)的第四编码信号(EJ)。
此外，当使能第二误差判定信号(ERR2)时，编码器144响应于第二误差判定信号(ERR2)而编码第四误差检测及校正信息(EUP2)以及第四解码信号(DJ)。结果，次上组合电路142输出包括第四误差检测及校正信息(EUP2)的第四解码信号(DJ)。
下组合电路单元232可包括主下组合电路145及次下组合电路146。主下组合电路145包括编码器147。主下组合电路145编码第一存储信号(EY1至EYn)以输出第五编码信号(EKY)，或编码第三存储信号(DY1至DYn)以输出第五解码信号(DKY)。
当使能第一误差判定信号(ERR1)时，编码器147响应于第一误差判定信号(ERR1)而编码第三误差检测及校正信息(EUP1)以及第五编码信号(EKY)。结果，主下组合电路145输出包括第三误差检测及校正信息(EUP1)的第五编码信号(EKY)。此外，当使能第二误差判定信号(ERR2)时，编码器147响应于第二误差判定信号(ERR2)而编码第四误差检测及校正信息(EUP2)以及第五解码信号(DKY)。结果，主下组合电路145输出包括第四误差检测及校正信息(EUP2)的第五解码信号(DKY)。
次下组合电路146也可包括编码器148。次下组合电路146编码第二存储信号(EYC1至EYCm)以输出第六编码信号(EJY)，或编码第四存储信号(DYC1至DYCm)以输出第六解码信号(DJY)。当使能第一误差判定信号(ERR1)时，编码器148响应于第一误差判定信号(ERR1)而编码第三误差检测及校正信息(EUP1)以及第六编码信号(EJY)。结果，次下组合电路146输出包括第三误差检测及校正信息(EUP1)的第六编码信号(EJY)。此外，当使能第二误差判定信号(ERR2)时，编码器148响应于第二误差判定信号(ERR2)而编码第四误差检测及校正信息(EUP2)以及第六解码信号(DJY)。结果，次下组合电路146输出包括第四误差检测及校正信息(EUP2)的第六解码信号(DJY)。
第一多路复用器单元240对第三编码信号(EK)及第五编码信号(EKY)进行多路复用，以输出第一多路复用信号(EMX1)，或对第三解码信号(DK)及第五解码信号(DKY)进行多路复用，以输出第二多路复用信号(DMX1)。
第一多路复用信号(EMX1)可为已编码读出数据信号(EODAT)、已编码状态信息(ESTATS)及已编码芯片信息(ECONF)之一。此外，第二多路复用信号(DMX1)可为已解码输入数据信号(DIDAT)、已解码命令信号(DCOM)、已解码写入地址信号(DADR1)及已解码读出地址信号(DADR2)之一。第二多路复用器单元250对第四编码信号(EJ)及第六编码信号(EJY)进行多路复用，以输出第三多路复用信号(EMX2)，或对第四解码信号(DJ)及第六解码信号(DJY)进行多路复用，以输出第四多路复用信号(DMX2)。
第一误差检查单元260检测并校正第一及第二存储信号(EY1至EYn及EYC1至EYCm)的误差，以输出第一误差检测及校正信息(EDN1)，或检测并校正第三及第四存储信号(DY1至DYn及DYC1至DYCm)的误差，以输出第二误差检测及校正信息(EDN2)。第二误差检查单元270检测并校正第一及第三多路复用信号(EMX1、EMX2)的误差，以输出第三误差检测及校正信息(EUP1)，或检测并校正第二及第四多路复用信号(DMX1、DMX2)的误差，以输出第四误差检测及校正信息(EUP2)。
误差比较单元280比较第一与第三误差检测及校正信息(EDN1、EUP1)，且根据比较结果而产生第一误差判定信号(ERR1)。更具体地，当第一与第三误差检测及校正信息(EDN1、EUP1)彼此相同时，误差比较单元280禁止第一误差判定信号(ERR1)。其间，当第一与第三误差检测及校正信息(EDN1、EUP1)彼此不相同时，误差比较单元280使能第一误差判定信号(ERR1)。同时，误差比较单元280将第一误差检测及校正信息(EDN1)输出至编码器213、214，且将第三误差检测及校正信息(EUP1)输出至编码器143、144、147及148。
此外，误差比较单元280比较第二与第四误差检测及校正信息(EDN2、EUP2)，且根据比较结果而产生第二误差判定信号(ERR2)。更具体地，当第二与第四误差检测及校正信息(EDN2、EUP2)彼此相同时，误差比较单元280禁止第二误差判定信号(ERR2)。其间，当第二与第四误差检测及校正信息(EDN2、EUP2)彼此不相同时，误差比较单元280使能第二误差判定信号(ERR2)。同时，误差比较单元280将第二误差检测及校正信息(EDN2)输出至编码器213、214，且将第三误差检测及校正信息(EUP2)输出至编码器143、144、147及148。如上所述，在闪存装置101中，FSM检查单元200同时执行编码或解码操作以及误差检测及校正操作。这可降低闪存装置101的存取时间。
如上所述，闪存装置执行误差检测及校正操作，同时用主机设备编码或解码传输及接收信号。可简化设计算法，可缩短存取时间，并且可改进包括闪存装置的整个系统的性能。
尽管已参照各种实施例而进行了上述描述，但是应理解，在不脱离所附权利要求限定的本发明的精神和范围的情况下，本领域普通技术人员可以进行各种改变和修改。

Claims (15)

1.一种闪存装置，包括：
有限状态机(FSM)检查单元，其检测并校正输入数据信号、命令信号、写入地址信号及读出地址信号的误差，同时解码这些信号中的任一个，以输出已解码输入数据信号、已解码命令信号、已解码写入地址信号及已解码读出地址信号之一；并且检测并校正读出数据信号、状态信息及芯片信息的误差，同时编码该读出数据信号、该状态信息及该芯片信息之一，以输出已编码读出数据信号、已编码状态信息及已编码芯片信息之一；和
闪存内核，其响应于该已解码命令信号和该已解码写入地址信号而存储该已解码输入数据信号，响应于该已解码命令信号和该已解码读出地址信号而输出该读出数据信号，并响应于控制信号而输出该状态信息及该芯片信息。
2.根据权利要求1的闪存装置，进一步包括：
控制逻辑单元，其响应于控制信息信号而输出该控制信号；和
主机接口单元，其在该控制逻辑单元、该FSM检查单元、和外部主机设备之间建立接口。
3.根据权利要求2的闪存装置，其中该主机接口单元从该主机设备所接收的第一传输信号中提取该输入数据信号、该命令信号、及该写入地址信号或该读出地址信号，以将该输入数据信号输出到该控制逻辑单元，并将该命令信号以及该写入或读出地址信号输出到该FSM检查单元；且从该主机设备接收的第二传输信号中提取该控制信息信号，以将所提取的信号输出到该控制逻辑单元，并且
该控制逻辑单元将该输入数据信号输出到该FSM检查单元，且响应于该控制信息信号而输出该控制信号及附加控制信号。
4.根据权利要求2的闪存装置，其中该主机接口单元将该已编码读出数据信号转换为第三传输信号，并将该转换结果输出到该主机设备，并且将该已编码状态信息及该已编码芯片信息转换为第四传输信号，并将该转换结果输出到该主机设备，并且
该控制逻辑单元将从该FSM检查单元接收的该已编码读出数据信号输出到该主机接口单元。
5.根据权利要求1的闪存装置，其中该FSM检查单元包括：
第一组合电路，其编码或解码输入信号，且输出第一编码信号及第二编码信号或第一解码信号及第二解码信号；
寄存器电路，其响应于时钟信号，而存储所述第一和第二编码信号并输出第一及第二存储信号，或存储所述第一和第二解码信号并输出第三及第四存储信号；
第二组合电路，其编码或解码所述输入信号以输出第三和第四编码信号或第三和第四解码信号，编码所述第一和第二存储信号以输出第五和第六编码信号，或解码所述第三和第四存储信号以输出第五和第六解码信号；
第一多路复用器单元，其对该第三编码信号和该第五编码信号进行多路复用以输出第一多路复用信号，或对该第三解码信号和该第五解码信号进行多路复用以输出第二多路复用信号；
第二多路复用器单元，其对该第四编码信号和该第六编码信号进行多路复用以输出第三多路复用信号，或对该第四解码信号和该第六解码信号进行多路复用以输出第四多路复用信号；
第一误差检查单元，其检测并校正所述第一和第二存储信号的误差，输出第一误差检测及校正信息，或检测并校正所述第三和第四存储信号的误差且输出第二误差检测及校正信息；
第二误差检查单元，其检测并校正该第一多路复用信号和该第三多路复用信号的误差，并输出第三误差检测及校正信息，或检测并校正该第二多路复用信号和该第四多路复用信号的误差，并输出第四误差检测及校正信息；和
误差比较单元，其比较该第一误差检测及校正信息与该第三误差检测及校正信息，且根据该比较结果产生第一误差判定信号，或比较该第二误差检测及校正信息与该第四误差检测及校正信息，且根据该比较结果产生第二误差判定信号。
6.根据权利要求5的闪存装置，其中当该第一误差检测及校正信息与该第三误差检测及校正信息彼此相同时，该误差比较单元禁止该第一误差判定信号，而当该第一误差检测及校正信息与该第三误差检测及校正信息彼此不相同时，该误差比较单元使能该第一误差判定信号，并且同时该误差比较单元输出第一及第三误差检测及校正信息；当该第二误差检测及校正信息与该第四误差检测及校正信息彼此相同时，该误差比较单元禁止该第二误差判定信号，而当该第二误差检测及校正信息与该第四误差检测及校正信息彼此不相同时，该误差比较单元使能该第二误差判定信号，并且同时该误差比较单元输出第二及第四误差检测及校正信息。
7.根据权利要求6的闪存装置，其中该输入信号为该输入数据信号、该命令信号、该写入地址信号、及该读出地址信号之一，或该读出数据信号、该状态信息及该芯片信息之一，
该第一多路复用信号为该已编码读出数据信号、该已编码状态信息及该已编码芯片信息之一，并且
该第二多路复用信号为该已解码输入数据信号、该已解码命令信号、该已解码写入地址信号及该已解码读出地址信号之一。
8.根据权利要求6的闪存装置，其中该第一组合电路包含：
主组合电路，其编码或解码该输入信号，并输出所述第一编码信号或第一解码信号；及
次组合电路，其编码或解码该输入信号，并输出所述第二编码信号或第二解码信号。
9.根据权利要求8的闪存装置，其中该主组合电路包括第一编码器，用于响应于该第一误差判定信号而编码该第一误差检测及校正信息以及该第一编码信号，并输出该编码结果，或响应于该第二误差判定信号而编码该第二误差检测及校正信息以及该第一解码信号，并输出该编码结果，且
该次组合电路包括第二编码器，用于响应于该第一误差判定信号而编码该第一误差检测及校正信息以及该第二编码信号，并输出该编码结果，或响应于该第二误差判定信号而编码该第二误差检测及校正信息以及该第二解码信号，并输出该编码结果。
10.根据权利要求6的闪存装置，其中该寄存器电路包含：
第一寄存器单元，其包括第一寄存器，用于响应于时钟信号，而分别存储第一编码信号并分别输出第一存储信号、或分别存储第一解码信号并输出第三存储信号；和
第二寄存器单元，其包括第二寄存器，用于响应于时钟信号，而分别存储第二编码信号并分别输出第二存储信号、或分别存储第二解码信号并输出第四存储信号。
11.根据权利要求6的闪存装置，其中该第二组合电路包括：
上组合电路单元，其编码或解码该输入信号，以输出所述第三及第四编码信号或所述第三及第四解码信号；及
下组合电路单元，其编码所述第一及第二存储信号以输出第五及第六编码信号、或编码所述第三及第四存储信号以输出第五及第六解码信号。
12.根据权利要求11的闪存装置，其中该上组合电路单元包含：
主上组合电路，其编码所述输入信号以输出该第三编码信号、或解码所述输入信号以输出该第三解码信号；及
次上组合电路，其编码所述输入信号以输出该第四编码信号、或解码所述输入信号以输出该第四解码信号。
13.根据权利要求12的闪存装置，其中该主上组合电路包括第一编码器，用于响应于该第一误差判定信号而编码该第三误差检测及校正信息以及该第三编码信号并且输出该编码结果，或响应于该第二误差判定信号而编码该第四误差检测及校正信息以及该第三解码信号并输出该编码结果，并且
该次上组合电路包括第二编码器，用于响应于该第一误差判定信号而编码该第三误差检测及校正信息以及该第四编码信号并输出该编码结果，或响应于该第二误差判定信号而编码该第四误差检测及校正信息以及该第四解码信号并输出该编码结果。
14.根据权利要求11的闪存装置，其中该下组合电路单元包含：
主下组合电路，其编码所述第一存储信号以输出该第五编码信号、或解码所述第三存储信号以输出该第五解码信号；及
次下组合电路，其编码所述第二存储信号以输出该第六编码信号、或解码所述第四存储信号以输出该第六解码信号。
15.根据权利要求14的闪存装置，其中该主下组合电路包括第一编码器，用于响应于该第一误差判定信号而编码该第三误差检测及校正信息以及该第五编码信号并输出该编码结果，或响应于该第二误差判定信号而编码该第四误差检测及校正信息以及该第五解码信号并输出该编码结果，并且
该次下组合电路包括第二编码器，用于响应于该第一误差判定信号而编码该第三误差检测及校正信息以及该第六编码信号并输出该编码结果，或响应于该第二误差判定信号而编码该第四误差检测及校正信息以及该第六解码信号并输出该编码结果。
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