CN1828906A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明涉及无须增加工序就可以制造出的一种不易在浮栅电极上形成尖锐形状的半导体存储器件。在对元件隔离沟槽(103)内淀积的绝缘材料(104)进行刻蚀时，使掩埋氧化膜(105)表面的高度低于元件形成区域(106)表面的高度。从而，在第1隧道膜(107)上形成浮栅电极用的多晶硅膜(108)时，使多晶硅膜(108)在掩埋氧化膜(105)上呈向下弯曲的形状。因此，不会在浮栅电极(109)的两端部分形成尖锐形状。通过形成无尖锐形状的浮栅电极，可以提高半导体存储器件的数据保持特性。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及具有浮栅电极和控制栅电极且使用元件隔离沟槽进行元件隔离的半导体存储器件及其制造方法。本发明适用于例如OTP-ROM(一次可编程只读存储器)以及EEPROM(可电擦除可编程只读存储器)等半导体存储器件。
背景技术
根据现有技术，具有浮栅电极和控制栅电极的半导体存储器件是公知的。根据这种结构，可以获得非易失性的半导体存储器件。
另外，根据现有技术，已知的是通过在半导体衬底的表面设有掩埋有绝缘材料的沟槽来进行元件隔离的技术，即所谓STI(浅沟槽隔离)。通过使用STI结构，可以使元件隔离区域的面积比使用局部氧化法(LOCOS)的情况有所减小，因此可以提高半导体存储器件的集成度。
下面利用图4(A)～(G)对现有的半导体存储器件的结构及其制造方法进行说明。
(1)首先，在半导体衬底401的表面形成阻止膜402和元件隔离沟槽403。然后在半导体衬底401上全面地淀积绝缘材料404。然后，使用CMP(化学机械研磨)法研磨半导体衬底401的表面(参见图4(A))。
(2)使用例如氢氟酸湿法刻蚀法对元件隔离沟槽403内淀积的绝缘材料404进行刻蚀，据此完成掩埋氧化膜405(参见图4(B))。调整掩埋氧化膜405表面的高度，使其等于或高于元件形成区域406表面的高度。
(3)通过例如湿法刻蚀等方法，去除阻止膜402(参见图4(C))。
(4)使用例如氧化扩散法或CVD(化学汽相淀积)法等，在元件形成区域406的表面上形成作为第1隧道膜的绝缘膜407。然后，利用例如低压化学汽相淀积(LP-CVD)法等，在第1隧道膜407上形成浮栅电极用的多晶硅膜408(参见图4(D))。
(5)利用光刻技术或刻蚀技术，使多晶硅膜408形成图案，据此完成浮栅电极409的制作(参见图4(E))。
(6)利用例如氧化扩散法或CVD法等，在浮栅电极409的上面和侧面上形成作为第2隧道膜的绝缘膜410。然后，利用例如低压化学汽相淀积法等，在该第2隧道膜410上形成控制栅用的多晶硅膜411(参见图4(F))。
(7)在多晶硅膜411上形成用于低电阻化的硅化钨膜412。然后，在层积了作为刻蚀阻止膜的氧化膜和氮化膜后(未图示)，通过公知的光刻工序或刻蚀工序，使膜411、412形成图案。接着，去除刻蚀阻止膜，完成控制栅电极的制作(参见图4(G))。
如上所述，在现有的半导体存储器件中，将掩埋氧化膜405表面的高度调整为等于或高于元件形成区域406表面的高度(参见上述工序(2)和图4(B))。
在掩埋氧化膜405的表面高于元件形成区域406的表面的情况下，当在后续工序中淀积浮栅电极用的多晶硅膜408时，该多晶硅膜408在掩埋氧化膜405上呈向上弯曲的形状(参见图4(D))。因此，当通过刻蚀该多晶硅膜408来形成浮栅电极409时，该浮栅电极409的两端部分(形成于掩埋氧化膜405上的部分)易形成呈锐角的尖形(以下称为尖锐形状)(参见图4(E)中的α)。
在对浮栅电极409施加高电压时，该尖锐形状部分会造成高电场集中。该高电场集中使浮栅电极409的电荷保持特性恶化，从而使半导体存储器件的数据保持特性恶化。
而且，在形成了这种尖锐形状的情况下，第2隧道膜410的膜厚有在此尖锐形状部分变薄了的情况发生。因此，浮栅电极409和控制栅电极413的绝缘性变坏，半导体存储装置的数据保持性能也变差。
作为解决上述缺点的技术，已知的是例如特许2637149号公报所记载的方案。在该专利文献所记载的方案中，设有将浮栅电极409的端部加工为圆角状的工序(即去除尖锐形状部分的工序)，以试图解决该缺点(参见该专利文献的第7栏第37行～41行和图2(c))。然而，在该专利文献的方案中，由于增加了工序，而产生了半导体存储器件的制造成本提高的新缺点。
另一方面，如果使掩埋氧化膜405的表面高度与元件形成区域406的表面高度精确地相同，就可以使尖锐形状部分的锐角角度增大，从而也可以抑制上述缺点。例如特开平11-163118号公报公开了使掩埋氧化膜405与元件形成区域406的表面的高度相同的技术方案。但是，该专利文献的方案同样有因工序增加而使半导体存储器件的制造成本提高的问题。
发明内容
本发明的目的在于提供一种廉价的不易在浮栅电极形成尖锐形状的半导体存储器件。
本发明的半导体存储器件的特征在于，包括：通过在形成于半导体衬底表面的元件隔离沟槽内形成掩埋绝缘膜而形成的元件隔离区域；在所述半导体衬底的元件形成区域上形成的第1隧道膜；在所述第1隧道膜上直到其两侧的元件隔离区域的区域上形成的浮栅电极；在所述浮栅电极上形成的第2隧道膜；和在所述第2隧道膜上形成的控制栅电极，其特征在于，所述掩埋绝缘膜的表面高度低于所述元件形成区域的表面高度。
本发明的半导体存储器件的制造方法的特征在于，包括：在半导体衬底的表面形成阻止膜和元件隔离沟槽、并通过在该元件隔离沟槽内埋入掩埋绝缘膜来形成元件隔离区域，然后研磨该半导体衬底的表面的第1工序；刻蚀掩埋绝缘膜的表面直到该表面低于半导体衬底的元件形成区域的表面高度的第2工序；去除阻止膜的第3工序；在元件形成区域的表面形成第1隧道膜的第4工序；在从第1隧道膜上直到其两侧的元件隔离区域的整个区域上形成浮栅电极的第5工序；在浮栅电极上形成第2隧道膜的第6工序；和在所述第2隧道膜上形成控制栅电极的第7工序。
本发明的效果在于，
(1)根据本发明的半导体存储器件，由于形成有低于元件形成区域表面高度的掩埋绝缘膜，所以不易在浮栅电极上形成尖锐形状。
(2)根据本发明的半导体存储器件的制造方法，仅通过调整第2工序的刻蚀量就可以制造出本发明的半导体存储器件，因此可以廉价地制造在浮栅电极上没有尖锐形状的半导体存储器件。
附图说明
图1是表示实施方式的半导体存储器件的制造方法的工序的剖面示意图。
图2是说明由图1的制造工序所制造的半导体存储器件的评价测试步骤的图。
图3是说明由图1的制造工序所制造的半导体存储器件的评价结果的图。
图4是表示现有半导体存储器件的制造方法的工序的剖面示意图。
具体实施方式
下面利用附图说明本发明的实施方式。图中以可以理解本发明的程度概略地表示了各构成部分的大小、形状以及位置关系，而且以下所述的数值条件仅是为了举例说明，而不应看作是对本发明的限制。
图1(A)～(G)是表示本实施方式的半导体存储器件的制造方法的工序的剖面示意图。下面利用图1(A)～(G)说明本实施方式的半导体存储器件的制造工序。
(1)与现有制造工序相同，首先，在半导体衬底101的表面上形成阻止膜102和元件隔离沟槽103，在半导体衬底101的整个表面上淀积绝缘材料104，然后使用CMP法研磨半导体衬底101的表面(参见图1(A))。
(2)其次，使用例如氢氟酸湿法刻蚀法对元件隔离沟槽103内淀积的绝缘材料104进行刻蚀，据此完成掩埋氧化膜105(参见图1(B))。在本实施方式中，与现有技术的制造工序(参见图4(B))不同的是，调整掩埋氧化膜105表面的高度，使其低于元件形成区域106表面的高度。
(3)通过例如湿法刻蚀等方法，去除阻止膜102(参见图1(C))。
(4)与现有制造工序相同，使用例如氧化扩散法或CVD法等，在元件形成区域106的表面上形成作为第1隧道膜的绝缘膜107。然后，利用例如低压化学汽相淀积法等，在第1隧道膜107上形成浮栅电极用的多晶硅膜108(参见图1(D))。从图1(D)可知，在本实施方式中，由于掩埋氧化膜105的表面高度低于元件形成区域106的表面高度，所以多晶硅膜108在掩埋氧化膜105上呈向下弯曲的形状(或平坦的形状)。
(5)与现有制造工序相同，利用光刻技术或刻蚀技术，使多晶硅膜108形成图案，据此完成浮栅电极109的制作(参见图1(E))。从图1(E)可知，在本实施方式中，由于多晶硅膜108在掩埋氧化膜105上呈向下弯曲的形状，所以在浮栅电极109的两端部分(参见图1(E)的β)上不形成尖锐形状。
(6)与现有制造工序相同，利用例如氧化扩散法或CVD法等，在浮栅电极109的上表面和侧面上形成作为第2隧道膜的绝缘膜110。然后，利用低压化学汽相淀积法等，在该第2隧道膜110上淀积控制栅用的多晶硅膜111(参见图1(F))。在本实施方式中，由于在在浮栅电极109的两端部分不易形成尖锐形状，所以在该两端部分的第2隧道膜不易变薄。
(7)与现有制造工序相同，在多晶硅膜111上形成硅化钨膜112，并层积作为刻蚀阻止膜的氧化膜和氮化膜，然后通过公知的光刻工序或刻蚀工序使膜111形成图案，接着，去除刻蚀阻止膜，完成控制栅电极113的制作(参见图1(G))。
据此，在本实施方式中，仅通过调整上述工序(2)中的刻蚀量，就可以制造出在浮栅电极上没有尖锐形状的、且隧道膜的厚度均匀的半导体存储器件。
下面，利用图2和图3，说明按上述工序制造的半导体存储器件的评价测试结果。
本发明人首先通过上述制造工序制作了掩埋氧化膜105的表面高度与元件形成区域的表面高度的差(以下记为STI级差)分别为170、45、-60、-120、-180、-250的OTP-ROM测试样片(单元栅长：0.16μm量级，容量：256MByte)。如图2(A)所示，此处的STI级差值定义为当以元件形成区域106的表面高度为“0”时的掩埋氧化膜105的表面高度。因此，STI级差在掩埋氧化膜105的表面高度高于元件形成区域106的表面高度时为正值，在低于元件形成区域106的表面高度时为负值。这样，STI级差为170、45的测试样片是利用现有技术(参见图4)制造的样片，STI级差为-60、-120、-180、-250的测试样片是利用本实施方式(参见图1)制造的样片。
其次，本申请的发明人利用上述测试样片进行了WHS(字线高应力)评价测试。WHS评价测试是当控制栅上施加高电位时对浮栅的电荷保持性能进行评价的测试。通过WHS评价测试，来对在对任意的OTP-ROM存储单元进行写入时、连接于同一字线上的其它OTP-ROM存储单元是否可以原样地保持已写入的数据进行评价。
利用图2(B)、(C)说明WHS评价测试的具体步骤。
(a)首先，将各个测试样片的衬底电位Vb设为0伏，然后适当调整源极201的电位Vs和漏极202的电位Vd，使源-漏间流过Id＝1×10-6安培的漏极电流。测量此时的控制栅电极203的电位Vg。该测量结果Vg为定义该测试样片的阈值电压Vt的值。下面，将由该测量而获得的控制栅电极的电位Vg记为“Vt1”。
(b)其次，通过在衬底电位Vb和源极电位Vs为0伏、且漏极电位Vd为4.5伏的状态下将控制栅电极203的电位Vg设为6.0伏，对各测试样片写入数据。通过写入数据，在各测试样片的浮栅电极204上积累电荷。
(c)接着，在将衬底电位Vb、源极电位Vs和漏极电位Vd设为0伏的状态下，对控制栅电极203施加7.0伏的电位。该电位相当于对连接于同一字线上的其它OTP-ROM中写入数据的动作。
(d)然后，再次将源-漏间的漏极电流Id设为1×10-6安培，并测量控制栅电极203的电位Vg。下面，将由该测量而获得的控制栅电极的电位Vg记为“Vt2”。
(e)最后，由上述测试过程(a)所获得的电位Vt1和评价步骤(d)所获得的电位Vt2计算出ΔVt劣化率σ＝(Vt1-Vt2)/Vt1。由上述评价步骤(c)中施加的高电位而从浮栅电极204释放的电荷量越多，阈值电压的变化量Vt1-Vt2就越大，因此ΔVt劣化率σ的值也越大。
图3(A)所示是STI级差与ΔVt劣化率σ的关系的图。在图3(A)中，横轴是WHS测试样片的STI级差，纵轴是每1个芯片(256MByte)中的不合格比特数(通过WHS测试而造成存储数据值改变的比特数)和ΔVt劣化率σ的平均值。
由图3(A)可知，当STI级差小于等于-60时，每1个芯片中的不良比特数可以小于等于0.1个，且ΔVt劣化率σ的平均值可以小于10％。
图3(B)所示是通过通常的产品检测工序对WHS测试样片进行成品率评价的结果的图。图3(B)中，横轴是WHS测试样片的STI级差，纵轴是每1晶片(290个芯片)的合格比特数与不合格比特数的比例。
由图3(B)可知，当STI级差小于等于-60时，成品率没有变化。另一方面，当STI级差超过-60时，成品率随该STI级差的值而下降。
根据上述的评价结果，优选STI级差小于等于-60。
另一方面，根据本申请的发明者的研究，当STI级差小于等于-170时，可知在多晶硅膜108的刻蚀工序(参见上述工序(5)和图1(E))、或多晶硅膜111的刻蚀工序(参见上述工序(7)和图1(G))中，刻蚀残渣(未被刻蚀的多晶硅残留现象)增加。该刻蚀残渣在掩埋氧化膜105上、特别在STI图形稀疏的外围电路上的掩埋氧化膜105上、以及CMP碟形区域(进行CMP时产生的凹陷区域)上较为显著。对此，如果为了抑制残渣的产生而增加刻蚀量，则会造成隧道氧化膜107、110的刻蚀。因此，优选STI级差大于等于-170。
如上所述，根据本实施方式，可以使半导体存储器件的浮栅电极不易形成尖锐形状而不增加制造工序，因此可以廉价地提供具有良好的数据保持特性的半导体存储器件。

Claims (6)

1.一种半导体存储器件，包括：通过在形成于半导体衬底表面的元件隔离沟槽内形成掩埋绝缘膜而形成的元件隔离区域；在所述半导体衬底的元件形成区域上形成的第1隧道膜；在所述第1隧道膜上直到其两侧的元件隔离区域的区域上形成的浮栅电极；在所述浮栅电极上形成的第2隧道膜；和在所述第2隧道膜上形成的控制栅电极，
其特征在于，所述掩埋绝缘膜的表面高度低于所述元件形成区域的表面高度。
2.如权利要求1所述的半导体存储器件，其特征在于，所述掩埋绝缘膜的表面高度与所述元件形成区域的表面高度的高度差大于等于60埃。
3.如权利要求1或2所述的半导体存储器件，其特征在于，所述掩埋绝缘膜的表面高度与所述元件形成区域的表面高度的高度差小于等于170埃。
4.一种半导体存储器件的制造方法，其特征在于包括：
第1工序，在半导体衬底的表面上形成阻止膜和元件隔离沟槽，并通过在该元件隔离沟槽内埋入掩埋绝缘膜来形成元件隔离区域，然后研磨该半导体衬底的表面；
第2工序，刻蚀所述掩埋绝缘膜的表面直到该表面低于所述半导体衬底的元件形成区域的表面高度；
第3工序，去除所述阻止膜；
第4工序，在元件形成区域的表面上形成第1隧道膜；
第5工序，在从所述第1隧道膜上直到其两侧的元件隔离区域的整个区域上形成浮栅电极；
第6工序，在所述浮栅电极上形成第2隧道膜；和
第7工序，在所述第2隧道膜上形成控制栅电极。
5.如权利要求4所述的半导体存储器件的制造方法，其特征在于，所述第2工序是刻蚀所述掩埋绝缘膜、使所述掩埋绝缘膜的表面高度与所述元件形成区域的表面高度的高度差大于等于60埃的工序。
6.如权利要求4或5所述的半导体存储器件的制造方法，其特征在于，所述第2工序是刻蚀所述掩埋绝缘膜、使所述掩埋绝缘膜的表面高度与所述元件形成区域的表面高度的高度差小于等于170埃的工序。
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