CN1828842A - 形成半导体结构的方法以及半导体结构 - Google Patents

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Abstract

一种在半导体衬底中蚀刻深沟槽的方法，所述方法包括以下步骤：(a)在所述半导体衬底的顶部上形成硬掩膜层，(b)在所述硬掩膜层中蚀刻硬掩膜开口，以使所述半导体衬底通过所述硬掩膜层开口暴露于空气中，其中所述蚀刻所述硬掩膜开口的步骤包括蚀刻所述硬掩膜开口的底部部分的步骤，以使所述硬掩膜开口的所述底部部分的侧壁基本上垂直，以及(c)通过所述硬掩膜开口在所述衬底中蚀刻深沟槽。

Description

形成半导体结构的方法以及半导体结构
技术领域
本发明涉及深沟槽，更具体地说，涉及在半导体衬底中深沟槽的形成。
背景技术
深且窄的沟槽已用于半导体器件中的多种目的，其中的一种是用作存储电容器结构。一般通过首先在半导体衬底的顶部形成硬掩膜层(其本身可包括多层)在半导体衬底中形成深沟槽。然后，在硬掩膜层中形成开口。随后，通过开口，进行在半导体衬底中的深沟槽的蚀刻。在深沟槽的蚀刻期间，利用高能的重离子轰击深沟槽的底部，以使化学蚀刻反应能够向下继续。然而，该离子轰击也能突破在深沟槽侧壁上的聚合物层，引起对深沟槽侧壁的损伤。对深沟槽侧壁的这些损伤不利地影响得到的器件的质量。
因此，需要一种形成深沟槽的新颖方法，该方法消除了(或至少降低了)在深沟槽的蚀刻期间发生的对深沟槽侧壁的损伤。
发明内容
本发明提供了一种形成半导体结构的方法，所述方法包括以下步骤：(a)形成第一组多个深沟槽，其中形成所述第一组多个深沟槽的各沟槽包括以下步骤：(i)制备半导体衬底，(ii)在所述半导体衬底的顶部上形成硬掩膜层，(iii)在所述硬掩膜层中蚀刻硬掩膜开口，以使所述半导体衬底通过所述硬掩膜层开口暴露于空气中，其中所述蚀刻所述硬掩膜开口的步骤包括根据第一组蚀刻参数蚀刻所述硬掩膜开口的底部部分的步骤，(iv)通过所述硬掩膜开口在所述衬底中蚀刻深沟槽；以及(b)如果所述第一组多个深沟槽的第一合格率不在目标合格率的预定范围内，形成第二组多个深沟槽，其中除了根据第二组蚀刻参数进行蚀刻所述硬掩膜开口的所述底部部分的步骤，通过利用步骤(a)(i)至(a)(iv)形成所述第二组多个深沟槽的各沟槽，其中根据所述第一组蚀刻参数调整所述第二组蚀刻参数，以使对于所述第二组多个深沟槽的各沟槽，所述硬掩膜开口的所述底部部分的侧壁比与所述第一组多个深沟槽的沟槽相对应的侧壁更垂直。
本发明还提供了一种形成半导体结构的方法，所述方法包括以下步骤：(a)制备半导体衬底；(b)在所述半导体衬底的顶部上形成硬掩膜层；(c)在所述硬掩膜层中蚀刻硬掩膜开口，以使所述半导体衬底通过所述硬掩膜层开口暴露于空气中，其中所述蚀刻所述硬掩膜开口的步骤包括蚀刻所述硬掩膜开口的底部部分的步骤，以使所述硬掩膜开口的所述底部部分的侧壁基本上垂直；以及(d)通过所述硬掩膜开口在所述衬底中蚀刻深沟槽。
本发明还提供了一种半导体结构，包括：(a)半导体衬底；(b)在所述半导体衬底的顶部上的硬掩膜层；(c)在所述硬掩膜层中的硬掩膜层开口，其中所述半导体衬底通过所述硬掩膜层开口暴露于空气中，其中所述硬掩膜层开口包括顶部和底部部分，其中所述底部部分在所述顶部部分下方，并且其中所述硬掩膜层开口的所述底部部分的侧壁基本上垂直。
本发明提供一种形成深沟槽的新颖方法，该方法消除了(或至少降低了)在深沟槽的蚀刻期间发生的对深沟槽侧壁的损伤。
附图说明
图1A至1F示出了半导体结构的截面图，用于说明根据本发明的实施例在半导体结构中形成深沟槽的方法。
图2列出了根据本发明的实施例，用于在图1的半导体结构中形成硬掩膜层开口的参数及其数值。
具体实施方式
图1A至1F示出了半导体结构100，用于说明根据本发明的实施例在结构100中形成深沟槽180(图1F)的方法。更具体地说，该方法始于制备图1A的结构100的步骤，如图所示，该结构100包括(a)半导体(例如，硅、锗等)衬底110，(b)在半导体衬底110的顶部上形成的硬掩膜层120、130、140、150(即包括层120、130、140和150)，以及(c)在硬掩膜层120、130、140、150的顶部上形成的光致抗蚀剂层160。
在一个实施例中，硬掩膜层120、130、140、150包括：依次在顶部形成的衬垫氧化层120、氮化层130、BSG(硼硅玻璃)层140、以及ARC(抗反射涂覆)层150。一般地，可采用任何硬掩膜层，该硬掩膜层在随后的在衬底110中蚀刻深沟槽180(图1F)的期间保持相对完整。
在此，更具体地说，如果衬底110包括硅，则如图所示，可通过热氧化衬底110的顶部表面112形成衬垫氧化层120。然后，如图所示，可通过在衬垫氧化层120的顶部进行氮化硅的CVD(化学气相沉积)形成氮化层130。然后，可通过任何常规方法，在氮化层130的顶部形成BSG层140，再然后可在BSG层140的顶部形成ARC层150。最后，可在硬掩膜层120、130、140、150的顶部形成光致抗蚀剂层160。
然后，参考图1B，在一个实施例中，如图所示，利用光刻构图光致抗蚀剂层160，以仅使在将形成的深沟槽(即图1F中的深沟槽180)的正上方的硬掩膜层120、130、140、150的区域曝光。该构图步骤的结果是，形成开口162，ARC层150的顶部表面152暴露于空气中。
下一步，参考图1C，在一个实施例中，已构图的光致抗蚀剂层160用作以箭头154表示的ARC层150的蚀刻步骤(以下称为蚀刻154)的掩膜。在一个实施例中，如图所示，可根据图2的表200的第2列所列的参数进行对ARC层150的蚀刻154。更具体地说，可利用500W的RF(射频)功率以产生用于ARC层150的蚀刻154的辉光放电。可在160mT的压强下80秒内进行ARC层150的蚀刻154。蚀刻气体混合物可包括分别具有500sccm、10sccm和20sccm流速的氩(Ar，一种惰性气体)、氧气(O2)、以及CH2F2。蚀刻154的结果是，如图1C所示，开口162向下延伸，BSG层140的顶部表面142暴露于空气中。
下一步，参考图1D，在一个实施例中，通过开口162进行对BSG层140的蚀刻144。在一个实施例中，如图所示，可根据图2的表200的第3列所列的参数进行对BSG层140的蚀刻144。更具体地说，可利用1,400W的RF功率以产生用于BSG层140的各向异性蚀刻144的辉光放电。可在45mT的压强下330秒内进行BSG层140的蚀刻144。蚀刻气体混合物可包括分别具有50sccm、200sccm、10sccm和5sccm流速的CO、Ar、C4F8以及O2。为了确保BSG层140的过蚀刻(即向下蚀刻超过在BSG层140与氮化层130之间的界面表面139)，计算蚀刻144的持续时间，以确保在蚀刻144之后，在开口162的底部没有BSG材料残留。蚀刻144的结果是，如图1D所示，开口162向下延伸，穿过BSG层140，进入氮化层130，氮化层130的顶部表面132暴露于空气中。
下一步，参考图1E，在一个实施例中，通过开口162进行对氮化层130和衬垫氧化层120的蚀刻134。在一个实施例中，控制蚀刻134以具有特定程度的各向异性。各向异性的程度定义为横向蚀刻速率与垂直蚀刻速率的比率的负数，其中垂直蚀刻是指沿垂直于衬底110的顶部表面112的方向172向下蚀刻，而横向蚀刻是指沿平行于衬底110的顶部表面112的方向174蚀刻。
在一个实施例中，如图所示，对氮化层130和衬垫氧化层120的蚀刻134是干法蚀刻(即包括气体反应剂)，并且可根据图2的表200的第4列所列的参数进行。更具体地说，可利用1,000W的RF功率以产生用于蚀刻134的辉光放电。可在50mT的压强下35秒内进行蚀刻134。蚀刻气体混合物可包括分别具有40sccm、6sccm和20sccm流速的CO、O2、以及CH2F2。为了确保氮化层130和衬垫氧化层120的过蚀刻(即向下蚀刻超过衬底110的顶部表面112)，计算蚀刻134的持续时间，以确保在蚀刻134之后，在开口162的底部没有氧化物材料残留。蚀刻134的结果是，如图1E所示，开口162向下延伸，穿过氮化层130和衬垫氧化层120，进入衬底110，衬底110的顶部表面114暴露于空气中。此时开口162可称为硬掩膜开口162，随后通过该硬掩膜开口162，采用常规蚀刻184，进行对深沟槽180(图1F)的蚀刻。在一个实施例中，在进行深沟槽180的蚀刻184之前，去除光致抗蚀剂层160。
本发明的发明人发现，如果控制蚀刻134(图1E)，使硬掩膜开口162的侧壁135更垂直，该侧壁135与氮化层130相关联并通过蚀刻134产生，那么随后对深沟槽180的蚀刻184(图1F)引起较少的对深沟槽180的侧壁185的损伤(例如，侧向蚀坑碎片(pocket splinter)缺陷)。在一个实施例中，为了得到更垂直的侧壁135(图1E)，可控制蚀刻134以具有较低程度的各向异性。得到较低程度的各向异性的一种方法是，如图所示，降低蚀刻气体混合物中重气体(例如氩)的含量，该重气体在蚀刻步骤134期间是用于对硬掩膜开口162底部的离子轰击的高能离子源。其结果是，垂直蚀刻速率降低，因此各向异性的程度也较低。表200的第4列(图2)示出了为了将蚀刻134(图1E)的各向异性程度降至最低，停止氩气流。在一个实施例中，降低蚀刻134各向异性的程度的结果是，硬掩膜开口162的底部部分(由蚀刻134形成)的横向宽度W2(沿方向174测得)可大于硬掩膜开口162的顶部部分(由蚀刻步骤154和144形成)的横向宽度W1(沿方向174测得)。在一个实施例中，由蚀刻134形成的硬掩膜开口162的侧壁135可基本上是垂直的(即大于89°)。
在一个实施例中，为得到更垂直的侧壁135(图1E)，可控制蚀刻144(图1D)，使在蚀刻144之后留下的氮化层130的厚度138最优。本发明的发明人观察到，当厚度138变大时，随后的蚀刻134(图1E)将需要较长时间，其结果是，在侧壁135上将沉积较多的保护材料，引起侧壁135变得较不垂直。相反地，当厚度138变小时，随后的蚀刻134(图1E)将需要较短时间，其结果是，在侧壁135上将沉积较少的保护材料，引起较垂直的侧壁135。然而，当厚度138变小时，侧壁135也变短，引起随后的对深沟槽180(图1F)的蚀刻184的质量变差。其结果是，厚度138存在特定值(称为最佳值)，在该值下对于随后的深沟槽180(图1F)的蚀刻184没有质量改进。在一个实施例中，可通过降低(或增大)厚度138的值做实验得到厚度138(图1D)的该最佳值。
以下说明在硬掩膜开口162的底部较垂直的侧壁135(图1E)的有益作用。对于倾斜的侧壁135，在深沟槽180(图1F)的蚀刻184期间，轰击离子流(用于轰击深沟槽180的底部，以有助于蚀刻反应向下继续)的一部分沿侧壁135以非垂直方向向下进行。其结果是，该离子流部分撞击深沟槽的侧壁185，并引起对其的损伤。相反地，对于垂直的侧壁135，在深沟槽180(图1F)的蚀刻184期间，较少的轰击离子流具有非垂直向下的方向。其结果是，轰击离子流对深沟槽180的侧壁185的影响较不严重，因此对深沟槽180的侧壁185的损伤较小。
本发明的发明人发现，如果控制蚀刻134(图1E)，使通过蚀刻134形成的硬掩膜开口162的底部部分具有较圆的底角136，那么随后的蚀刻184(图1F)引起较少的对深沟槽180的侧壁185的擦痕(striation)。在一个实施例中，为得到较圆的底角136，可控制蚀刻134，以具有较低程度的各向异性。换句话说，通过降低蚀刻134的各向异性程度，得到的侧壁135更垂直，底角136更圆。
在一个实施例中，利用上面实施例中说明的方法，制造与图1F的深沟槽180类似的第一组多个深沟槽(未示出)，该方法包括第一厚度138(图1D)和用于蚀刻134(图1E)的第一组蚀刻参数。然后，测量第一组多个深沟槽的质量。在一个实施例中，通过分别测试第一组多个深沟槽测量第一组多个深沟槽的质量。在一个实施例中，通过测试包括深沟槽的器件(例如电容器、存储单元等)，进行对各第一组多个深沟槽的测试。于是，在一个实施例中，可得到第一组多个深沟槽的第一合格率。
在一个实施例中，如果第一合格率不在预定目标合格率的可接受范围内，利用上面实施例中说明的方法，制造与图1F的深沟槽180类似的第二组多个深沟槽(未示出)，该方法包括第二厚度138(图1D)和用于蚀刻134(图1E)的第二组蚀刻参数。在一个实施例中，根据第一厚度138调整第二厚度138，并且/或者根据第一组蚀刻参数调整第二组蚀刻参数，以使对于第二组多个深沟槽的各沟槽，(a)硬掩膜开口162的侧壁变得更垂直，(b)通过蚀刻134形成的硬掩膜开口162的底部部分具有更圆的底角136，并且/或者(c)侧壁135更高。然后，在一个实施例中，可得到第二组多个深沟槽的第二合格率。
在一个实施例中，如果第二合格率不在预定目标合格率的可接受范围内，利用上面实施例中说明的方法，制造与图1F的深沟槽180类似的第三组多个深沟槽(未示出)，该方法包括第三厚度138(图1D)和用于蚀刻134(图1E)的第三组蚀刻参数。重复该方法，直至当前多个同样的结构的合格率在预定目标合格率的可接受范围内。其结果是，用于蚀刻134的当前组蚀刻参数可用于深沟槽的批量生产。
在一个实施例中，在硬掩膜开口162形成之后，但在深沟槽180(图1F)的蚀刻184之前，如图所示，根据表200(图2)的第5列中的参数值，结构100经过解聚步骤。更具体地说，可利用500W的RF(射频)功率以产生用于解聚步骤的辉光放电。可在200mT的压强下20秒内进行解聚步骤。蚀刻气体混合物可包括分别具有100sccm和30sccm流速的氩(Ar)和氧气。解聚步骤的目的是去除在结构100的表面沉积的聚合物。这些聚合物可部分或完全阻塞硬掩膜开口162。在一个实施例中，可在同一设备/室(未示出)中进行解聚步骤和硬掩膜开口162的形成。
虽然在此为了说明描述了本发明的具体实施例，对本领域的技术人员来说，许多修改和改变将是显而易见的。因此，所附的权利要求书旨在包含落入本发明的真正精神和范围的所有的这些修改和改变。

Claims (20)

1.一种形成半导体结构的方法，所述方法包括以下步骤：
(a)形成第一组多个深沟槽，其中形成所述第一组多个深沟槽的各沟槽包括以下步骤：
(i)制备半导体衬底，
(ii)在所述半导体衬底的顶部上形成硬掩膜层，
(iii)在所述硬掩膜层中蚀刻硬掩膜开口，以使所述半导体衬底
通过所述硬掩膜层开口暴露于空气中，其中所述蚀刻所述硬掩膜开口的步骤包括根据第一组蚀刻参数蚀刻所述硬掩膜开口的底部部分的步骤，
(iv)通过所述硬掩膜开口在所述衬底中蚀刻深沟槽；以及
(b)如果所述第一组多个深沟槽的第一合格率不在目标合格率的预定范围内，形成第二组多个深沟槽，其中除了根据第二组蚀刻参数进行蚀刻所述硬掩膜开口的所述底部部分的步骤，通过利用步骤(a)(i)至(a)(iv)形成所述第二组多个深沟槽的各沟槽，其中根据所述第一组蚀刻参数调整所述第二组蚀刻参数，以使对于所述第二组多个深沟槽的各沟槽，所述硬掩膜开口的所述底部部分的侧壁比与所述第一组多个深沟槽的沟槽相对应的侧壁更垂直。
2.根据权利要求1的方法，还包括以下步骤：如果所述第二组多个深沟槽的第二合格率不在目标合格率的预定范围内，形成第三组多个深沟槽，其中除了根据第三组蚀刻参数进行蚀刻所述硬掩膜开口的所述底部部分的步骤，通过利用步骤(a)(i)至(a)(iv)形成所述第三组多个深沟槽的各沟槽，其中根据所述第二组蚀刻参数调整所述第三组蚀刻参数，以使对于所述第三组多个深沟槽的各沟槽，所述硬掩膜开口的所述底部部分的侧壁比与所述第二组多个深沟槽的沟槽相对应的侧壁更垂直。
3.根据权利要求1的方法，其中根据所述第一组蚀刻参数调整所述第二组蚀刻参数，以使对于所述第二组多个深沟槽的各沟槽，所述蚀刻所述硬掩膜开口的所述底部部分的步骤与所述第一组多个深沟槽的沟槽相关联的步骤相比具有更低程度的各向异性。
4.根据权利要求3的方法，其中通过降低惰性气体的流速得到所述更低程度的各向异性。
5.根据权利要求4的方法，其中所述惰性气体包括氩(Ar)。
6.根据权利要求1的方法，其中所述硬掩膜开口的所述底部部分具有大于所述硬掩膜开口的顶部部分的横向宽度。
7.根据权利要求1的方法，其中所述形成所述硬掩膜层的步骤包括以下步骤：
在所述半导体衬底的顶部上形成衬垫氧化层，以及
在所述衬垫氧化层的顶部上形成氮化层，
其中，在所述第一组多个深沟槽的形成中，与所述氮化层相关联的所述硬掩膜开口的所述底部部分的第一侧壁具有第一高度，
其中，在所述第二组多个深沟槽的形成中，与所述氮化层相关联的所述硬掩膜开口的所述底部部分的第二侧壁具有第二高度，并且
其中所述第一高度大于所述第二高度。
8.根据权利要求7的方法，其中所述形成所述硬掩膜层的步骤还包括以下步骤：
在所述氮化层的顶部上形成BSG(硼酸玻璃)层；以及
在所述BSG层的顶部上形成ARC(抗反射涂覆)层。
9.根据权利要求1的方法，其中根据所述第一组蚀刻参数进一步调整所述第二组蚀刻参数，以使对于所述第二组多个深沟槽的各沟槽，所述硬掩膜开口的所述底部部分与所述第一组多个深沟槽的沟槽相对应的底部部分相比具有更圆的底角。
10.根据权利要求9的方法，其中通过降低惰性气体的流速得到所述更圆的底角。
11.根据权利要求10的方法，其中所述惰性气体包括氩(Ar)。
12.根据权利要求1的方法，其中所述蚀刻所述硬掩膜开口的所述底部部分的步骤包括以下步骤：
蚀刻穿透所述硬掩膜层的氮化层；然后
蚀刻穿透所述硬掩膜层的氧化层；以及然后
蚀刻穿透部分所述半导体衬底。
13.根据权利要求12的方法，还包括在BSG层和ARC层中蚀刻所述硬掩膜开口的顶部部分，其中所述顶部部分在所述底部部分的上方。
14.一种形成半导体结构的方法，所述方法包括以下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底的顶部上形成硬掩膜层；
(c)在所述硬掩膜层中蚀刻硬掩膜开口，以使所述半导体衬底通过所述硬掩膜层开口暴露于空气中，
其中所述蚀刻所述硬掩膜开口的步骤包括蚀刻所述硬掩膜开口的底部部分的步骤，以使所述硬掩膜开口的所述底部部分的侧壁基本上垂直；以及
(d)通过所述硬掩膜开口在所述衬底中蚀刻深沟槽。
15.根据权利要求14的方法，还包括解聚步骤，以在所述蚀刻所述硬掩膜开口的步骤之后且在所述蚀刻所述深沟槽的步骤之前，从所述半导体结构的表面去除聚合物。
16.根据权利要求14的方法，其中所述蚀刻所述硬掩膜开口的所述底部部分的步骤的各向异性程度低于与被视为基本上垂直的侧壁角度相关联的预定程度的各向异性。
17.根据权利要求14的方法，其中所述硬掩膜开口的所述底部部分具有大于所述硬掩膜开口的所述顶部部分的横向宽度。
18.一种半导体结构，包括：
(a)半导体衬底；
(b)在所述半导体衬底的顶部上的硬掩膜层；
(c)在所述硬掩膜层中的硬掩膜层开口，
其中所述半导体衬底通过所述硬掩膜层开口暴露于空气中，
其中所述硬掩膜层开口包括顶部和底部部分，
其中所述底部部分在所述顶部部分下方，并且
其中所述硬掩膜层开口的所述底部部分的侧壁基本上垂直。
19.根据权利要求18的结构，其中所述硬掩膜层包括：
在所述半导体衬底的顶部上的衬垫氧化层；以及
在所述衬底氧化层的顶部上的氮化层，
其中在所述硬掩膜层开口的所述底部部分的侧壁上，所述氮化层和所述衬垫氧化层暴露于空气中。
20.根据权利要求18的结构，其中所述硬掩膜开口的所述底部部分具有大于所述硬掩膜开口的所述顶部部分的横向宽度。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103606534A (zh) * 2013-12-03 2014-02-26 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN107464745A (zh) * 2016-06-06 2017-12-12 北大方正集团有限公司 一种掩膜结构及掩膜结构的制作方法
CN109994379A (zh) * 2017-12-29 2019-07-09 长鑫存储技术有限公司 双重图形化方法及双重图形化结构
CN110233102A (zh) * 2019-06-18 2019-09-13 北京北方华创微电子装备有限公司 刻蚀方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851324B2 (en) * 2006-10-26 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal-insulator-metal structure
KR100875180B1 (ko) * 2008-07-10 2008-12-22 주식회사 동부하이텍 반도체 소자의 제조 방법
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US8293625B2 (en) 2011-01-19 2012-10-23 International Business Machines Corporation Structure and method for hard mask removal on an SOI substrate without using CMP process
US20140120687A1 (en) 2012-10-31 2014-05-01 International Business Machines Corporation Self-Aligned Silicide Bottom Plate for EDRAM Applications by Self-Diffusing Metal in CVD/ALD Metal Process
US9887196B2 (en) 2014-04-07 2018-02-06 International Business Machines Corporation FinFET including tunable fin height and tunable fin width ratio
CN114171605A (zh) * 2021-12-03 2022-03-11 杭州赛晶电子有限公司 一种p型杂质扩散结屏蔽栅硅二极管的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472827A (en) * 1991-12-30 1995-12-05 Sony Corporation Method of forming a resist pattern using an anti-reflective layer
US5807789A (en) 1997-03-20 1998-09-15 Taiwan Semiconductor Manufacturing, Co., Ltd. Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI)
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US6190955B1 (en) * 1998-01-27 2001-02-20 International Business Machines Corporation Fabrication of trench capacitors using disposable hard mask
WO1999067817A1 (en) * 1998-06-22 1999-12-29 Applied Materials, Inc. Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion
US6020269A (en) 1998-12-02 2000-02-01 Advanced Micro Devices, Inc. Ultra-thin resist and nitride/oxide hard mask for metal etch
US6235214B1 (en) 1998-12-03 2001-05-22 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
DE69841104D1 (de) * 1998-12-10 2009-10-08 St Microelectronics Srl Herstellungsverfahren für eine SOI-Scheibe
US6180533B1 (en) * 1999-08-10 2001-01-30 Applied Materials, Inc. Method for etching a trench having rounded top corners in a silicon substrate
US6318384B1 (en) 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
US6676800B1 (en) 2000-03-15 2004-01-13 Applied Materials, Inc. Particle contamination cleaning from substrates using plasmas, reactive gases, and mechanical agitation
US6727158B2 (en) * 2001-11-08 2004-04-27 Micron Technology, Inc. Structure and method for forming a faceted opening and a layer filling therein
TWI249805B (en) * 2001-12-21 2006-02-21 Nanya Technology Corp Method for increasing area of trench capacitor
KR100950749B1 (ko) * 2003-07-09 2010-04-05 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103606534A (zh) * 2013-12-03 2014-02-26 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN105374675A (zh) * 2013-12-03 2016-03-02 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN103606534B (zh) * 2013-12-03 2016-03-30 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN105374675B (zh) * 2013-12-03 2018-02-09 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN107464745A (zh) * 2016-06-06 2017-12-12 北大方正集团有限公司 一种掩膜结构及掩膜结构的制作方法
CN109994379A (zh) * 2017-12-29 2019-07-09 长鑫存储技术有限公司 双重图形化方法及双重图形化结构
CN109994379B (zh) * 2017-12-29 2021-10-19 长鑫存储技术有限公司 双重图形化方法及双重图形化结构
CN110233102A (zh) * 2019-06-18 2019-09-13 北京北方华创微电子装备有限公司 刻蚀方法

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