CN1156895C - 快擦写存储单元浮置栅极的制造方法 - Google Patents

Abstract

一种快擦写存储单元浮置栅极的制造方法，是使存储单元(Cell)的平坦化效果得以达成，其基本概念在于利用溅射蚀刻或干蚀刻等技术，来蚀刻多晶硅栅极和高密度等离子体氧化层，以定义浮置栅极。在本发明制造方法中，并不形成氮化硅，因而可以简化工艺，并避免氮化硅所可能带来的不利影响。

Description

快擦写存储单元浮置栅极的制造方法

技术领域

本发明涉及一种半导体制造方法，特别是涉及一种快擦写存储单元浮置栅极的制造方法。

背景技术

图1A至图1B是现有的一种浮置栅极制造方法的流程剖面示意图。请参阅图1A，其中具有一个多晶硅栅极112(poly gate)。这个多晶硅栅极112上会形成有一层氮化硅110(nitride)。这层氮化硅110可在后续工艺的平坦化步骤发挥作用，以作为硬掩膜(hard mask)。然而，氮化硅层110有其缺点，第一，氮化硅层110在后续制造过程中需要靠热磷酸将其移除，如此就多了一个工艺步骤。第二，氮化硅层110会带来(induce)一些缺陷(defect)问题，也比较会吸引一些移动离子(mobileions)。

请继续参阅图1A，上述平坦化步骤的作法之一，是先在基底100沉积高密度等离子体(HDP)氧化层104，其与氮化硅层110之间最薄的地方120厚度大约是500埃。从剖面上看来，HDP氧化层104的特征之一，在于其于氮化硅层110上面会有一突起部108。这个突起部108对平坦化制造过程相当不利，因此也是现有工艺中有待克服的问题。

请参阅图1B，应注意的是，为了要移除高密度等离子体氧化层104(第1A图)内的氮化硅层110，我们要先进行一道浸泡(dip)动作，将内部的氮化硅层110露出来，以利使用热磷酸将氮化硅层110移除。值得一提的是，这种用热磷酸来移除氮化硅的浸泡动作费时甚久，约两个小时左右。而且，浸泡之后，尚须进行清洗(clean)步骤，费时将更久。

此外，试想，浸泡时间要约两小时，表示氮化硅层110的厚度很厚。一般而言，现有的多晶硅图案112厚度约1000埃，而氮化硅层110厚度则约1900埃，几乎是多晶硅图案112厚度的两倍，因而会产生应力(stress)问题。所谓应力问题，是指氮化硅的应力，易在后续热退火(thermal anneal)工艺中释放(enhance)出来，使得多晶硅图案底下的信道区122(位在基底100表面)发生拉扯。利用透射电子显微镜(TransmissionElectronic Microscope；TEM)，我们可以看到因这种拉扯动作使信道区122产生的撕裂痕迹。

综上所述，现有技术的缺点大致有二：

1.由于需要湿式蚀刻进行高密度等离子体氧化层和氮化硅层的移除动作，容易引发缺陷(defect)问题。

2.氮化硅存在有应力等问题，并且会使制作成本提高。

发明内容

本发明的目的在于提供一种快擦写存储单元浮置栅极的制造方法。其中，我们制作一种三维(3-D)立体的浮置栅极，以使得该快擦写存储单元得以取得较大的栅极藕合比(Gate Coupling Ratio；GCR)。由于我们在制造过程中，并未进行氮化硅沉积步骤，因此不会有氮化硅应力问题。此外，在本发明中，我们亦不须使用热磷酸去除氮化硅，因而制造成本得以降低。再者，由于不须进行氮化硅移除步骤，因此得以简化制造步骤，并使成本降低。并且，由于不须使用湿蚀刻等步骤进行高密度等离体氧化层与氮化硅层的移除动作，因此本发明得以避免信道区缺陷问题与可靠度等问题。

为了达到上述目的，本发明提供一种快擦写存储单元浮置栅极的制造方法。首先，在一基底上形成一第一多晶硅图案。接着，在基底上沉积高密度等离子体氧化层覆盖第一多晶硅图案，其中高密度等离子体氧化层在第一多晶硅图案上形成有三角块。然后，进行一溅射蚀刻步骤，以移除三角块，并部分移除高密度等离子体氧化层，使其高度低于第一多晶硅图案，同时使第一多晶硅图案顶部圆弧化。之后，在高密度等离子体氧化层上形成一第二多晶硅图案覆盖第一多晶硅图案，其中第二多晶硅图案宽于第一多晶硅图案。

根据本发明较佳实施例，上述高密度等离子体氧化层沉积步骤与溅射蚀刻步骤可在同一个反应室中进行。

此外，就另一角度来说，本发明可说是提供了一种不形成氮化硅浮置栅极的制造方法。首先，在一基底上形成一第一多晶硅图案。接着，在一第一反应室中，在基底上沉积一高密度等离子体氧化层，以覆盖第一多晶硅图案。之后，在一第二反应室中，以干蚀刻的方式，蚀刻高密度等离子体氧化层和第一多晶硅图案，以部分移除高密度等离子体氧化层和第一多晶硅图案，使第一多晶硅图案顶部圆弧化。然后，在高密度等离子体氧化层上形成一第二多晶硅图案，其中第二多晶硅图案宽度宽于第一多晶硅图案，且其中第二多晶硅图案与第一多晶硅图案共同作为浮置栅极。

应用本发明可使制造工艺更稳定，并且容易控制。此外，本发明制造过程步骤较少，并且没有氮化硅产生的应力问题。并且，本发明可解决现有工艺的缺陷(defect)问题。

本发明的优点是：

1.工艺更稳定，并且容易控制。

2.工艺步骤较少，并且没有氮化硅产生的应力问题。

3.现有工艺的缺陷问题得以解决。

附图说明

图1A图至1B是现有一种浮置栅极制造工艺的流程剖面示意图；

图2A至图2C是根据本发明较佳实施例浮置栅极的制造方法的流程剖面图。

图式标记说明：

100    基底

104    高密度等离子体氧化层

108    突起部

110    氮化硅层

112    多晶硅栅极(多晶硅图案)

114    经蚀刻后的高密度等离子体氧化层

120    高密度等离子体氧化层表面与氮化硅层之间最薄的地

       方

122    信道区(基底表面)

200    基底

202    第一多晶硅图案

204    HDP氧化层

208    突起部

212    具有圆顶的第一多晶硅图案

214    被蚀刻后的HDP氧化层

216    第二多晶硅图案

具体实施方式

图2A至图2C是本发明较佳实施例，一种浮置栅极的工艺流程剖面图。请参阅图2A，在本发明制造过程中，我们不形成发明背景中所述的氮化硅层。更仔细地说，我们先在基底200上形成第一多晶硅图案202，厚度较现有多晶硅图案为厚，但不形成氮化硅层。由于没有氮化硅层，因而也就不须要热磷酸来进行氮化硅移除步骤。而且，没有氮化硅层，也就不会产生现有的应力问题。

接着，该制造方法仍先利用高密度等离子体技术(High DensityPlasma；HDP)技术在基底200上沉积高密度等离子体(HDP)氧化层204(HDP oxide layer)，以覆盖上述第一多晶硅图案202。从剖面上看来，HDP氧化层204的特征之一，在于其于第一多晶硅图案202顶部会有一突起部208。这个突起部208对产品的平坦化相当不利，因此仍是我们必须面对的问题。

为此，我们用溅射蚀刻(sputter etch)的方式，将该第一多晶硅图案202(图2A)顶部刻成圆顶状，并使HDP氧化层214的高度略低于第一多晶硅图案212。应注意的是，这里蚀刻是用例如氩气(Argon)等气体等离子体所进行的，它对不同材质的蚀刻能力没有什么差别，因此HDP氧化层214和多晶硅212都会被它部分(partially)蚀刻。当然，这时具有圆顶的第一多晶硅图案212厚度会比原来薄一点，但这样的作法可去除不利于平坦化的突起部208(图2A)。

上述溅射蚀刻可以有两种作法。它可以在沉积HDP氧化层的反应室(chamber)中原地进行(in-situ)，因为HDP氧化层的沉积反应室一般也可以用来进行蚀刻。或者，在HDP氧化层制作完后，再将该基底移至另一反应室中进行干蚀刻(ex-situ)。

应注意的是，这里的溅射蚀刻费时也不过十几分钟，而且一个溅射蚀刻机台可有好几个反应室同时处理。因此，和现有热磷酸浸泡动作的两小时比起来，溅射蚀刻实在快速许多。

之后，再于基底200上形成一层多晶硅层(未全部绘示)覆盖第一多晶硅图案212，并加以图案化，以形成第二多晶硅图案216，以和第一多晶硅图案212共同作为浮置栅极。该第二多晶硅图案216宽于第一多晶硅图案212。从上面看下来，只能看到第二多晶硅图案216。这种复合式浮置栅极可说是一种具有三维立体结构(3-D)的浮置栅极，其可有较大的表面积，以提高栅极藕合比(Gate Coupling Ratio；GCR)。后续如氧氮氧(ONO)隔离层等快擦写存储器制作工艺，本领域的技术人员当可轻易完成，在此不再赘述。

本发明以较佳实施例说明如上，仅用于借以帮助了解本发明的实施，非用以限定本发明的精神。例如，本发明不仅可应用在快擦写存储单元制造过程中，其它产品例如掩膜只读存储器(Mask ROM)与其它埋入式位线等产品，也都可以使用本发明制造方法。而本领域技术人员在领悟本发明的精神后，在不脱离本发明的精神范围内，当可作一些更动润饰及等同的变化替换，其专利保护范围其专利保护范围以权利要求书并结合说明书及附图所界定的范围为准。

Claims (11)

1.一种快擦写存储单元浮置栅极的制造方法，包括下列步骤：

在一基底上形成一第一多晶硅图案；

在该基底上沉积高密度等离子体氧化层覆盖该第一多晶硅图案，其中该高密度等离子体氧化层在该第一多晶硅图案上形成有三角块；

进行一溅射蚀刻步骤，以移除该三角块，并部分移除该高密度等离子体氧化层，使其高度低于该第一多晶硅图案，同时使该第一多晶硅图案顶部圆弧化；以及

在该高密度等离子体氧化层上形成一第二多晶硅图案覆盖该第一多晶硅图案，其中该第二多晶硅图案宽于该第一多晶硅图案。

2.根据权利要求1所述快擦写存储单元浮置栅极的制造方法，其特征在于：该高密度等离子体氧化层沉积步骤是在一反应室中进行。

3.根据权利要求2所述快擦写存储单元浮置栅极的制造方法，其特征在于：该溅射蚀刻步骤可在该反应室中进行。

4.根据权利要求1所述快擦写存储单元浮置栅极的制造方法，其特征在于：该第二多晶硅图案的形成方法还包括：

在该高密度等离子体氧化层上形成一多晶硅层覆盖该第一多晶硅图案；以及

将该多晶硅层图案化。

5.一种半导体的制造方法，包括下列步骤：

在一基底上形成一第一多晶硅图案；

在一第一反应室中，在该基底上沉积高密度等离子体氧化层覆盖该第一多晶硅图案，其中该高密度等离子体氧化层在该第一多晶硅图案上形成有三角块；

在一第二反应室中，进行一干蚀刻步骤，以移除该三角块，并部分移除该高密度等离子体氧化层，使其高度低于该第一多晶硅图案，同时使该第一多晶硅图案顶部圆弧化；以及

在该高密度等离子体氧化层上形成一第二多晶硅图案覆盖该第一多晶硅图案，其中该第二多晶硅图案宽于该第一多晶硅图案，且其中该第二多晶硅图案与该第一多晶硅图案共同作为一浮置栅极。

6.根据权利要求5所述半导体的制造方法，其特征在于：该第二多晶硅图案的形成方法还包括：

在该高密度等离子体氧化层上形成一多晶硅层覆盖该第一多晶硅图案；以及

将该多晶硅层图案化。

7.一种不形成氮化硅的浮置栅极的制造方法，包括下列步骤：

在一基底上形成一第一多晶硅图案；

在该基底上沉积一高密度等离子体氧化层，以覆盖该第一多晶硅图案；

以溅射蚀刻的方式，蚀刻该高密度等离子体氧化层和该第一多晶硅图案，以部分移除该高密度等离子体氧化层和该第一多晶硅图案，使该第一多晶硅图案顶部圆弧化；

在该高密度等离子体氧化层上形成一多晶硅层覆盖该第一多晶硅图案；以及

将该多晶硅层图案化，以形成第二多晶硅图案，其中该第二多晶硅图案宽度宽于该第一多晶硅图案，且其中该第二多晶硅图案与该第一多晶硅图案共同作为浮置栅极。

8.根据权利要求7所述不形成氮化硅的浮置栅极的制造方法，其特征在于：该高密度等离子体氧化层沉积步骤是在一反应室中进行。

9.根据权利要求8所述不形成氮化硅的浮置栅极的制造方法，其特征在于：该溅射蚀刻步骤可在该反应室中进行。

10.一种不形成氮化硅的浮置栅极的制造方法，包括下列步骤：

在一基底上形成一第一多晶硅图案；

在一第一反应室中，在该基底上沉积一高密度等离子体氧化层，以覆盖该第一多晶硅图案；

在一第二反应室中，以干蚀刻的方式，蚀刻该高密度等离子体氧化层和该第一多晶硅图案，以部分移除该高密度等离子体氧化层和该第一多晶硅图案，使该第一多晶硅图案顶部圆弧化；

在该高密度等离子体氧化层上形成一第二多晶硅图案，其中该第二多晶硅图案宽度宽于该第一多晶硅图案，且其中该第二多晶硅图案与该第一多晶硅图案共同作为浮置栅极。

11.根据权利要求10所述不形成氮化硅的浮置栅极的制造方法，其特征在于：该第二多晶硅图案的形成方法还包括：

在该高密度等离子体氧化层上形成一多晶硅层；以及

将该多晶硅层图案化。

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