CN1825794A - 确定最优采样相位的网络设备和方法 - Google Patents
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Abstract
本发明公开了一种为接收自数据通信信道的源同步数据确定最优采样相位的网络设备。所述网络设备包括有用于提供数据模型以及同步自由运行时钟的发射器时钟域。所述网络设备还包括核心时钟的多个相位。所述网络设备进一步包括在核心时钟域内利用所述多个相位对由所述接收的时钟生成的数据模型进行采样以确定用于对从外部设备接收的数据进行采样的最优相位的装置。
Description
技术领域
本发明涉及数据通信网络中的网络设备，更具体地，本发明涉及一种获取从外部源同步信道获得的数据的最优采样的方法。
背景技术
一个数据网络可包括一个或多个网络设备，例如以太网交换芯片，其中每个网络设备又包括用于处理通过该设备传输的信息的多个模块。具体来说，当数据由多个端口进入设备后，被转发至对数据执行交换和其他处理的输入口模块。其后，数据通过一个或多个单元，包括存储器管理单元(MMU)，传输至一个或多个目的端口。MMU提供对一个或多个片外源同步存储器设备的访问，例如外部的双倍数据传输率(DDR)存储器。在对源同步存储器设备执行写操作的过程中提供数据时，网络设备一般会生成一个源同步时钟。然后存储器设备使用该时钟以获取数据，并且执行写操作。然而，当网络设备执行从该存储器设备读数据的操作时，基于与该存储设备相关的轨迹长度(tracelength)和处理角(process corner)不能确定来自该存储设备的数据和时钟的延时。例如，对于快速处理或慢处理角设备，来自存储设备的延时各不相同。这样，读操作的往返行程时延对于芯片对芯片或板对板来说，之间的区别很大。
当源同步存储器设备执行读操作时，该存储设备返回数据和时钟。然而，因为存在相移，来自源同步存储设备的时钟相位相对于网络设备内的时钟而变化。众所周知，当时钟的相位和数据互相校直(line up)时，会出现位误差，且网络设备不能充分地对由存储设备返回的数据进行采样。
因此，为了获得最小的错误量，必须提供一种机制以在数据最稳定时对接收的数据进行采样。某些源同步接口和某些存储设备可提供自由运行时钟(freerunning clock)。当前网络设备一般对数据进行多次采样以找出相对于网络设备内部时钟的边沿存在的位置。然而，当源同步存储设备没有执行存储操作时，接收的数据没有变化。因此，没有用于确定时钟的最优相位的时钟边沿/转变。此外，尽管发生了存储器操作，如果连续地读取同样的数据值，则仍然没有用于确定时钟的最优相位的时钟转变。
为了克服因具有自由运行时钟的源同步存储设备产生的问题，某些网络设备使用先进先出(FIFO)缓存以消除网络设备内的存储控制器时钟和源同步存储设备产生的时钟之间的误差。然而，使用FIFO消除时钟间的误差会增加门数，进而增大电路面积。使用FIFO以重新对齐时钟相位还会增加接收数据的等待时间(latency)。
发明内容
根据本发明的一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的网络设备。所述网络设备包括接收装置，接收来自发射设备的具有固定相位关系的时钟和数据。所述网络设备还包括一个核心时钟的多个相位(phases)，用于在核心时钟域内对接收的数据进行采样。所述网络设备进一步包括选择装置，基于使用所述多个相位对所述数据进行采样的结果，选择对数据模型采样的最优相位。
根据本发明的另一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的方法。所述方法包括接收来自发射设备的具有固定相位关系的时钟和数据的步骤。所述方法还包括利用核心时钟的多个相位对在本地生成的数据模型进行采样并基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位的步骤。
根据本发明的另一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的设备。所述设备包括接收装置，接收来自发射设备的具有固定相位关系的时钟和数据。所述设备还包括采样装置，利用核心时钟的多个相位对在本地生成的数据模型进行采样。所述设备还包括选择装置，基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位。
根据本发明的一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的网络设备，所述网络设备包括：
接收装置，接收来自发射设备的具有固定相位关系的时钟和数据；
一个核心时钟的多个相位，用于在核心时钟域内对接收的数据进行采样；
选择装置，基于使用所述多个相位对所述数据进行采样的结果，选择对数据模型采样的最优相位。
优选地，所述述选择装置包括通过比较使用所述多个相位进行采样的结果获取表决数以确定数据转换边沿的位置的装置。
优选地，所述选择装置包括当来自所述多个相位的表决计数超过预定的阈值时改变所述最优相位的装置。
优选地，所述选择装置包括一个自由运行可编程至至少一个阈值的计数器。
优选地，所述选择装置进一步包括当计数器工作时对所述多个相位中的每个相位计数表决出现了多少次的装置，其中，如果达到最大计数值，选择与所述计数值相关的所述多个相位中的一个相位为最优相位。
优选地，所述选择装置进一步包括确定最优相位选择点为相对于与数据位对齐的采样时钟偏移预定距离的装置。
优选地，所述选择装置进一步包括基于检测到更优的采样点快速地改变所述最优采样相位的装置。
优选地，所述网络设备进一步包括发送时钟至相移生成器以及将所述相移生成器的输出发送至产生数据模型的电路的装置。
优选地，所述网络设备进一步包括使用所述相移生成器的输出对数据进行采样的装置，其中所述数据在所述相移生成器输出的时钟的上升沿和下降沿进行采样。
优选地，所述选择装置包括获取在前一相移时钟上采样的数据模型和数据的装置。
根据本发明的一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的方法，所述方法包括如下步骤：
接收来自发射设备的具有固定相位关系的时钟和数据；
利用核心时钟的多个相位对在本地生成的数据模型进行采样；
基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位。
优选地，所述选择步骤包括通过比较使用所述多个相位进行采样的结果获取表决数以确定数据转换边沿的位置。
优选地，所述选择步骤包括当来自所述多个相位的表决计数超过预定的阈值时改变所述最优相位。
优选地，所述选择步骤包括将一个自由运行的计数器编程至至少一个阀值。
优选地，所述选择步骤进一步包括当计数器工作时对所述多个相位中的每个相位计数表决出现了多少次，其中，如果达到最大计数值，选择与所述计数值相关的所述多个相位中的一个相位为最优相位。
优选地，所述选择步骤包括确定最优相位选择点为相对于与数据位对齐的采样时钟偏移预定距离。
优选地，所述选择步骤包括基于检测到更优的采样点快速地改变所述最优采样相位。
优选地，所述接收步骤包括发送时钟至相移生成器以及将所述相移生成器的输出发送至产生数据模型的电路。
优选地，所述接收步骤包括使用所述相移生成器的输出对数据进行采样，其中所述数据在所述相移生成器输出的时钟的上升沿和下降沿进行采样。
根据本发明的另一个方面，提供一种为接收自外部设备的源同步数据确定最优采样相位的设备，所述设备包括：
接收装置，接收来自发射设备的具有固定相位关系的时钟和数据；
采样装置，利用核心时钟的多个相位对在本地生成的数据模型进行采样；
选择装置，基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是实现本发明的一个实施例的网络设备的示意图；
图2a是网络设备如何对存储器读数据进行采样的示意图；
图2b是对齐存储器时钟和读数据的示意图；
图3是网络设备使用多个正交相位生成的采样相位的示意图；
图4是提供数据以从存储器时钟域采样至网络设备时钟域的步骤流程图；
图5是选择最优采样相位的实现步骤的流程图。
具体实施方式
图1所示为实现本发明一个实施例的网络设备例如交换芯片的示意图。设备100包括输入口模块102、MMU 104和输出口模块106。输入口模块102用以对输入数据包执行交换功能。MMU 104的主要功能是即使在严重堵塞的情况下，以可预测的方式有效地管理单元缓存和数据包指针资源。输出口模块106用于执行数据包修改和发送数据包至恰当的目的端口。
设备100还包括内部光纤高速端口例如HiGig端口108、一个或多个外部以太网端口109a-109x和CPU端口110。高速端口108用于连接系统中不同的网络设备，从而构成内部交换网络以在外部源端口和一个或多个外部目的端口间传输数据包。这样的话，高速端口108从包括多个相互连接的网络设备的系统外部是不可见的。CPU端口110用于发送数据包至外部交换/路由控制实体或CPU，以及从其中接收数据包。根据本发明的一个实施例，CPU端口110可视为外部以太网端口109a-109x中的一个。设备100通过CPU处理模块111例如CMIC与外部/片外CPU连接，CMIC与连接设备100至外部CPU的PCI总线连接。
网络信息通过外部以太网端口109a-109x进出设备100。具体来说，设备100中的信息流从外部以太网源端口路由至一个或多个唯一的目的以太网端口。在本发明的一个实施例中，设备100支持12个物理以太网端口109，其中每个端口可在10/100/1000Mbps的速度下工作，设备100还支持一个高速端口108，该高速端口108可在10Gbps或12Gbps的速度下工作。
在本发明的一个实施例中，设备100建立在共享存储器结构周围，其中MMU 104提供对一个或多个片外源同步存储设备(例如，外部双倍数据传输率(DDR)存储设备201)的访问。在本发明的一个实施例中，MMU 104包括4个DDR接口。在对设备201的写操作过程中，网络设备100一般会生成源同步时钟，与数据一起提供给源同步存储设备。然后存储设备201使用该时钟以获取数据并执行写操作。然而，当网络设备100从存储设备201执行读操作时，接收的时钟的相位和数据是不可确定的，因此必须导出最优采样相位。
图2a所示为设备100如何对存储器读数据进行采样以及时序如何从外部存储器的时钟域203转换至设备100的内部时钟域205的示意图。如图2所示，存储器时钟域203内的读操作过程中，存储器设备201生成时钟202和数据204，其对齐如图2b中所示。图中所示为双倍数据传输率(DDR)的数据，但该数据也可以是单倍数据传输率(SDR)的。然而，对齐的时钟202和数据204不能提供最优采样相位，因为当数据最稳定时，未出现时钟沿。因此，将时钟202传送至90度相移生成器206，经过偏移控制，该90度相移生成器206生成90度相移时钟207。移位生成器206可以是标准的DLL和PLL生成器。然后，使用时钟207对数据204进行采样，其中，在触发器210处，时钟207在时钟207的上升沿对数据204进行采样，在触发器212处，在时钟207的下降沿对数据204进行采样。其后，使用触发器214和216对在时钟207的上升沿和下降沿采样的数据进行对齐。时钟207还发送给除2电路208，该除2电路208产生每个时钟周期交替的1/0数据模型(data pattern)。根据本发明的一个实施例，通过在除2操作中使用与初始读数据采样时一样的触发器单元，本发明的系统能实现更好的延时匹配，并能更好的确定最优采样相位。在本发明的系统的一个实施例中，为了使设备100获得需要的时钟转变以为数据采样确定最优相位，存储器201不要求执行操作。然后，采样结果被同步回主时钟域205，并被反馈给状态机以决定应该使用哪个正交相位对来自存储器时钟域203的数据进行采样。
在本发明的一个实施例中，在获得从存储器设备201发送的上升和下降数据的同时，设备100还获取电路208生成的交替1/0数据模型，其中该交替数据模型与来自触发器214和216的对齐的上升和下降数据排成一列。然后，设备100使用相位222a-222d对交替1/0数据模型多次采样，以确定最优采样相位。其后，在核心时钟域205内，设备100提供多个核心时钟的正交相位222a-222d。相位222a与该核心时钟相比具有0度的偏移，相位222b与该核心时钟相比具有270度的偏移，相位222c具有180度的偏移，相位222d具有90度的偏移。根据本发明的一个实施例，设备100产生该核心时钟的4个相位222a-222d。然而，如本领域的技术人员所知，设备100可产生多于4个的相位以提供更好的解决方案。
在本发明系统的一个实施例中，在采样过程中，设备100忽略从存储器设备201返回的数据204。设备100仅对来自时钟202的交替1/0数据模型进行采样，其中该1/0数据模型每个周期提供一次转换。因为设备100对交替1/0数据模型进行采样，存储器201不要求执行操作以使设备100获得需要的确定采样数据的最优相位的时钟转变。这样的话，当未在每个周期出现时钟转变时，本发明的系统可消除相位间产生的漂移，从而使该相位取消(be off)。通过在每个周期中产生一次转变，本发明的系统可使设备100能够经常地得到校正，以确定最优采样相位的位置。
对交替数据模型进行采样相对于对接收的数据和时钟进行直接采样，可提供的优点在于，其能实现与来自触发器214和216的延时数据的更好匹配以提供最优采样相位。交替数据模型的处理角延时变化与来自触发器214和216的处理角延时变化相匹配。如本领域的技术人员所知，从存储器201返回的时钟一般包括有模糊时钟边沿的抖动现象(jitter)。这样的话，当从靠近时钟边沿处获得采样时，该数据模型可能是一个0或1，其不是最优数据采样点。因此，根据本发明的一个实施例，设备100选择能产生最少采样错误的最优采样相位，即离时钟边沿最远的采样相位。
如上所述，设备100在不需要任何存储器操作的情况下工作。因此，当设备100开始工作时，只要存储器201内的自由运行时钟在执行，设备100便可确定最优采样相位。因此，设备100仅依赖于来自外部存储器210的自由运行的读选通时钟，并且可在没有训练序列的情况下运行，在缺少存储器操作的情况下仍保持锁定。由于每个周期存在一次时钟转变，设备100可在每个周期重新对齐一次，而不考虑数据模型，并且接受1和0的无限序列。由于采样数据在每个上升时钟沿肯定具有一次转变，设备100还可快速地响应存储器读选通时钟的相位的变化。
图3所示为设备100使用相位222a-222d产生的采样相位的示意图。根据本发明的系统，如图3所示，90度相移时钟207用于建立交替1/0数据模型302，然后在域205内使用多个90度相移的正交相位222a-222d对该数据模型进行双触发(double-flop)采样。位于交替1/0模型中心的采样时钟用于对所有来自存储器的读数据进行采样。因此，基于图3所示，因为相位222a提供离时钟边沿最远的点，所以该时钟相位被选为最优采样相位。因为本发明系统的一个实施例使用与用于生成对来自存储器的读数据进行采样的交替1/0模型的触发器单元相同的触发器单元，该交替1/0模型的相位与采样的上升和下降数据304和306的相位实际上相同。因此，对交替1/0模型进行采样所需的最优时钟相位222a，如图中308所示，将与对触发器214和216输出的上升和下降数据314和316进行采样所需的最优时钟相位相同。
图4所示为将时序从存储器时钟域转变为核心时钟域以确定最优采样相位的实现步骤的流程图。在步骤4010中，存储器时钟域203内的读操作过程中，存储器设备201生成时钟202和数据204。在步骤4020中，将时钟202发送给可生成90度相移时钟207的90度相移生成器206。需要注意的是，尽管本发明的一个实施例中相移生成器206是90度相移生成器，该90度相移生成器是可选的，本发明还可以采用其它的相移生成器。在步骤4030中，使用时钟207对位于时钟207上升和下降沿的数据进行采样。在步骤4040中，将在时钟207的上升和下降沿采样的数据排成一列。在步骤4050中，还将时钟207传送给除2电路208，以产生每个时钟周期交替的交替1/0数据模型。在步骤4060中，在核心时钟域205内，设备100提供多个正交相位222a-222d以对该交替1/0模型进行采样。在步骤4070中，设备100利用时钟222a-222d对该交替1/0数据模型进行多次采样以确定哪个正交相位是再采样接收的数据时的最优相位。
根据本发明的一个实施例，设备100包括有确定在采样数据时使用哪个正交时钟222a-222d的算法。该算法依据对来自时钟222a-222d的采样(表决法)和来自交替1/0模型的采样值的比较，来确定接收数据所在的时钟沿的位置。比较的结果将创建用于选择采样时钟的一个特定相位的“表决(votes)”。根据本发明的一个实施例，该算法计算来自正交时钟222a-222d的这些表决数，并且仅在计数值超过预定阈值时才做出变化。具体来说，可将一个自由运行计数器编程至阈值16、32和64。当计数器工作时，基于表决出现多少次来计数，以选择正交时钟222a-222d内的特定一个。如果计数值到达最大计数值，设备100将切换至那个采样相位，否则就留在当前相位选择。当数据边沿与采样时钟一致重合时，并且两个不同的正交时钟有足够的计数，那么可确定最优相位选择点为与数据位对齐的采样时钟偏移180度。特定数量的时钟周期内的表决计数实质上形成了滤波功能，防止噪音事件在该采样点产生错误的改变。需要注意的是，在对接收的数据进行采样时最好使用交替1/0模型进行多相位采样，这是因为数据转换确定在每个时钟周期都会出现，并且表决数可与最大计数16、32或64相比。根据本发明的另一个实施例，该算法通过检测更优的采样点来快速地作出改变，无需计算表决的数量。
图5所示为确定在数据采样中使用哪个正交时钟222a-222d的实现步骤的流程图。在步骤5010中，自由运行的可编程计数器被编程至阈值16、32和64。在步骤5020中，计数器工作时，对每个正交时钟222a-222d的表决出现了多少次进行计数。在步骤5030中，如果任何一个计数达到最大计数值，那么设备100切换到那个采样相位，否则设备100留在当前相位选择。在步骤5040中，当数据边沿与采样时钟一致重合时，并且两个不同正交时钟的计数足够，则设备100确定最优相位选择点为与该数据位对齐的采样时钟偏移180度。
以上已结合一定的实施例对本发明进行了描述。但是显而易见，还可对本发明上述的实施例进行各种改变或修改以实现本发明的某些或全部有益效果。因此，本申请的权利要求书覆盖了所有这样的改变和修改以及本发明的精神实质和范围。
Claims (10)
1、一种为接收自外部设备的源同步数据确定最优采样相位的网络设备，所述网络设备包括：
接收装置，接收来自发射设备的具有固定相位关系的时钟和数据；
一个核心时钟的多个相位，用于在核心时钟域内对接收的数据进行采样；
选择装置，基于使用所述多个相位对所述数据进行采样的结果，选择对数据模型采样的最优相位。
2、根据权利要求1所述的网络设备，其特征在于，所述述选择装置包括通过比较使用所述多个相位进行采样的结果获取表决数以确定数据转换边沿的位置的装置。
3、根据权利要求1所述的网络设备，其特征在于，所述选择装置包括当来自所述多个相位的表决计数超过预定的阈值时改变所述最优相位的装置。
4、根据权利要求1所述的网络设备，其特征在于，所述选择装置包括一个自由运行可编程至至少一个阈值的计数器。
5、根据权利要求4所述的网络设备，其特征在于，所述选择装置进一步包括当计数器工作时对所述多个相位中的每个相位计数表决出现了多少次的装置，其中，如果达到最大计数值，选择与所述计数值相关的所述多个相位中的一个相位为最优相位。
6、一种为接收自外部设备的源同步数据确定最优采样相位的方法，所述方法包括如下步骤：
接收来自发射设备的具有固定相位关系的时钟和数据；
利用核心时钟的多个相位对在本地生成的数据模型进行采样；
基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位。
7、根据权利要求6所述的方法，其特征在于，所述选择步骤包括通过比较使用所述多个相位进行采样的结果获取表决数以确定数据转换边沿的位置。
8、根据权利要求6所述的方法，其特征在于，所述选择步骤包括当来自所述多个相位的表决计数超过预定的阈值时改变所述最优相位。
9、根据权利要求6所述的方法，其特征在于，所述选择步骤包括将一个自由运行的计数器编程至至少一个阀值。
10、一种为接收自外部设备的源同步数据确定最优采样相位的设备，所述设备包括：
接收装置，接收来自发射设备的具有固定相位关系的时钟和数据；
采样装置，利用核心时钟的多个相位对在本地生成的数据模型进行采样；
选择装置，基于使用所述多个相位采样所述数据的结果选择对数据模型进行采样的最优相位。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101669318B (zh) * | 2007-03-08 | 2013-11-06 | 桑迪士克以色列公司 | 偏置和随机延迟的消除 |
| CN105122305A (zh) * | 2013-01-22 | 2015-12-02 | 美国莱迪思半导体公司 | 用于助益有对媒体流的图像的高抖动容限的动态相位检测的机制 |
| WO2018184500A1 (en) * | 2017-04-03 | 2018-10-11 | Huawei Technologies Co., Ltd. | Channel recovery in burst-mode, time-division multiplexing (tdm) passive optical networks (pons) |
| US10778364B2 (en) | 2017-04-15 | 2020-09-15 | Futurewei Technologies, Inc. | Reduced power consumption for digital signal processing (DSP)-based reception in time-division multiplexing (TDM) passive optical networks (PONs) |
| CN114153772A (zh) * | 2020-09-08 | 2022-03-08 | 珠海全志科技股份有限公司 | 数据采样点的确定方法及装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8090065B2 (en) * | 2005-11-29 | 2012-01-03 | Sonosite, Inc. | Implied clock |
| US8837657B1 (en) * | 2012-07-18 | 2014-09-16 | Cypress Semiconductor Corporation | Multi-phase sampling circuits and methods |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3844299A (en) * | 1973-04-05 | 1974-10-29 | Hobart Mfg Co | Control circuit for dishwasher |
| US6570944B2 (en) * | 2001-06-25 | 2003-05-27 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| EP0618700A1 (en) * | 1993-04-02 | 1994-10-05 | ALCATEL BELL Naamloze Vennootschap | Data synchronization device |
| JPH07311735A (ja) * | 1994-05-18 | 1995-11-28 | Hitachi Ltd | データ転送装置 |
| US5502750A (en) * | 1994-06-15 | 1996-03-26 | Pericom Semiconductor Corp. | Digital jitter attenuator using selection of multi-phase clocks and auto-centering elastic buffer for a token ring network |
| US5692165A (en) * | 1995-09-12 | 1997-11-25 | Micron Electronics Inc. | Memory controller with low skew control signal |
| JP3125699B2 (ja) * | 1996-12-25 | 2001-01-22 | 日本電気株式会社 | データ同期回路 |
| JP3189774B2 (ja) * | 1998-01-28 | 2001-07-16 | 日本電気株式会社 | ビット同期回路 |
| US6334163B1 (en) * | 1999-03-05 | 2001-12-25 | International Business Machines Corp. | Elastic interface apparatus and method therefor |
| US6255880B1 (en) * | 1999-10-25 | 2001-07-03 | Xilinx, Inc. | One-shot DLL circuit and method |
| JP3671782B2 (ja) * | 1999-12-10 | 2005-07-13 | 富士通株式会社 | 信号位相調整回路 |
| US6621760B1 (en) * | 2000-01-13 | 2003-09-16 | Intel Corporation | Method, apparatus, and system for high speed data transfer using source synchronous data strobe |
| US6990161B2 (en) * | 2001-01-09 | 2006-01-24 | International Business Machines Corporation | Phase selection mechanism for optimal sampling of source synchronous clocking interface data |
| US20020090045A1 (en) * | 2001-01-10 | 2002-07-11 | Norm Hendrickson | Digital clock recovery system |
| JP3597142B2 (ja) * | 2001-04-20 | 2004-12-02 | 日本電気株式会社 | 中心位相判定回路とその中心位相判定方法 |
| US6917660B2 (en) * | 2001-06-04 | 2005-07-12 | Intel Corporation | Adaptive de-skew clock generation |
| US6496043B1 (en) * | 2001-12-13 | 2002-12-17 | Lsi Logic Corporation | Method and apparatus for measuring the phase of captured read data |
| US7103126B2 (en) * | 2002-01-17 | 2006-09-05 | Micron Technology, Inc. | Method and circuit for adjusting the timing of output data based on the current and future states of the output data |
| US6941484B2 (en) * | 2002-03-01 | 2005-09-06 | Intel Corporation | Synthesis of a synchronization clock |
| US7308004B1 (en) * | 2002-03-06 | 2007-12-11 | Redback Networks, Inc. | Method and apparatus of multiplexing and demultiplexing communication signals |
| JP3761481B2 (ja) * | 2002-03-26 | 2006-03-29 | 株式会社東芝 | 同期回路 |
| KR100448707B1 (ko) * | 2002-08-20 | 2004-09-13 | 삼성전자주식회사 | 클럭 및 데이터 복원 회로 및 방법 |
| US6680874B1 (en) * | 2002-08-29 | 2004-01-20 | Micron Technology, Inc. | Delay lock loop circuit useful in a synchronous system and associated methods |
| US7113560B1 (en) * | 2002-09-24 | 2006-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Serial link scheme based on delay lock loop |
| US7164742B2 (en) * | 2002-10-31 | 2007-01-16 | Intel Corporation | Deskew architecture |
| US7043654B2 (en) * | 2002-12-31 | 2006-05-09 | Intel Corporation | Selecting a first clock signal based on a comparison between a selected first clock signal and a second clock signal |
| US7606341B2 (en) * | 2003-06-26 | 2009-10-20 | International Business Machines Corporation | Circuit for bit alignment in high speed multichannel data transmission |
| US7280628B1 (en) * | 2003-10-14 | 2007-10-09 | Xilinx, Inc. | Data capture for a source synchronous interface |
| US7038507B2 (en) * | 2003-11-14 | 2006-05-02 | Teledyne Technologies Incorporated | Frequency synthesizer having PLL with an analog phase detector |
| US20060187729A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Source synchronous communication channel interface receive logic |
-
2005
- 2005-02-24 US US11/063,969 patent/US20060188046A1/en not_active Abandoned
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-
2006
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- 2006-02-23 CN CNA2006100041755A patent/CN1825794A/zh active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101669318B (zh) * | 2007-03-08 | 2013-11-06 | 桑迪士克以色列公司 | 偏置和随机延迟的消除 |
| CN105122305A (zh) * | 2013-01-22 | 2015-12-02 | 美国莱迪思半导体公司 | 用于助益有对媒体流的图像的高抖动容限的动态相位检测的机制 |
| CN105122305B (zh) * | 2013-01-22 | 2018-10-30 | 美国莱迪思半导体公司 | 用于助益有对媒体流的图像的高抖动容限的动态相位检测的机制 |
| WO2018184500A1 (en) * | 2017-04-03 | 2018-10-11 | Huawei Technologies Co., Ltd. | Channel recovery in burst-mode, time-division multiplexing (tdm) passive optical networks (pons) |
| US10153844B2 (en) | 2017-04-03 | 2018-12-11 | Futurewei Technologies, Inc. | Channel recovery in burst-mode, time-division multiplexing (TDM) passive optical networks (PONs) |
| US10469172B2 (en) | 2017-04-03 | 2019-11-05 | Futurewei Technologies, Inc. | Channel recovery in burst-mode, time-division multiplexing (TDM) passive optical networks (PONs) |
| US10778364B2 (en) | 2017-04-15 | 2020-09-15 | Futurewei Technologies, Inc. | Reduced power consumption for digital signal processing (DSP)-based reception in time-division multiplexing (TDM) passive optical networks (PONs) |
| CN114153772A (zh) * | 2020-09-08 | 2022-03-08 | 珠海全志科技股份有限公司 | 数据采样点的确定方法及装置 |
| CN114153772B (zh) * | 2020-09-08 | 2024-04-12 | 珠海全志科技股份有限公司 | 数据采样点的确定方法及装置 |
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