CN104135413A - 一种适用于多点互联应用场合的高速串行总线采样系统 - Google Patents

Abstract

本发明公开了一种适用于多点互联应用场合的高速串行总线采样系统。所述系统由一个主站点和若干个从站点组成，主站点与从站点之间的传输通道包括2条时钟传输通道和若干条数据传输通道。主站点对本地时钟信号进行复制、输出2条同频的时钟信号至从站点；从站点对主站点提供的两条时钟信号进行实时检测，从中选择一条正常的时钟信号作为从站点的基准时钟。主、从站点分别对本地时钟和基准时钟进行3倍频后，对数据总线进行3倍采样，完成同步头检测、相位锁定、采样、缓存和各数据传输通道码流的对齐处理。本发明具备相位重新锁定时间短、响应速度快的优点，特别适合于多点互联高速串行总线通信领域。

Description

一种适用于多点互联应用场合的高速串行总线采样系统

技术领域

本发明涉及多点互联串行通信领域，涉及一种适用于多点互联应用场合的高速串行总线采样系统，实现主站点与从站点之间的高速码流采样。

背景技术

目前，按通信参与节点数量划分，串行通信可分为多点互联通信和点对点通信两种类型。多点互联通信领域类型包括1553B、CAN总线、485等，这类总线通信速率通常在1MHz以下，由于频率较低，常采用16X采样频率来实现总线采样。

点对点通信类型包括PCI-E，rapid I/O等，这类总线传输速率通常可达1Gbit/s，通信类型属于全双工，接收器电路通常采用PLL(锁相环)从输入数据流中的数据比特翻转来生成接收时钟，当PLL失锁后，需要重新训练来再次实现PLL锁定和正常数据通信，通常PLL再次锁定时间较长，达us级。

由于点对点通信属全双工通信，在传输空闲时，发送端通过发送空闲序列来保持PLL同步，基于PLL锁相方案的采样方法不会影响点对点通信效率。而在多点互联应用场合，主、从站点分时驱动数据传输通道来完成总线传输，也就是说，数据传输通道上码流由不同驱动源分时驱动，每当数据传输通道的驱动源发生切换时，由于不同站点码流频率和相位的差异，基于PLL锁相的采样方案会导致PLL失锁，需要重新锁定，而us级锁定时间对于多点互联场合的快速响应要求而言是不能接受的。针对多点互联场合应用，须采用具备响应时间短特点的总线采样方法。

发明内容

本发明解决的技术问题是：提供一种适用于多点互联应用场合的高速串行总线采样系统，满足在多点互联高速通信领域，当数据传输通道的驱动站点发生切换时，实现高频串行码流的快速相位锁定和采样需求，从而缩短从站点响应主站点命令的时间。

本发明包括如下技术方案：一种适用于多点互联应用场合的高速串行总线采样系统，包括一个主站点和N个从站点；主站点与从站点之间的传输通道包括2条时钟传输通道、M条数据传输通道，其中，时钟传输通道是单向传输的，数据传输通道是双向传输的；所述的M、N均为正整数；

所述主站点包括并转串模块、数据传输通道采样模块和锁相环PLL电路；主站点对主站点本地时钟信号clk_m进行复制，同时输出2条同频的时钟信号clk_m1和clk_m2至从站点，并使用本地时钟信号clk_m经主站点并转串模块将待发送数据移位输出至数据传输通道，并通过数据传输通道将待发送数据输出至从站点；锁相环PLL电路对主站点本地时钟信号clk_m进行3倍频处理，生成倍频后的时钟信号clk_3x_m，作为主站点数据传输通道采样模块的工作时钟；

所述从站点包括并转串模块、二选一电路A、二选一电路B、锁相环PLL电路和数据传输通道采样模块；两路锁相环PLL电路分别对接收的时钟信号clk_m1和clk_m2进行3倍频，并输出倍频后的时钟信号clk_3x_m1和clk_3x_m2；对接收的时钟信号clk_m1和clk_m2进行频率测试，确定符合时钟频率阈值要求的一个时钟，根据频率测试结果输出时钟选择信号clk_sel至两个二选一电路，二选一电路A同时接收时钟信号clk_m1、时钟信号clk_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_arb信号，送至从站点本地并转串模块；从站点本地并转串模块将待发送数据移位输出至数据传输通道，并通过数据传输通道将待发送数据输出至主站点；二选一电路B同时接收时钟信号clk_3x_m1、时钟信号clk_3x_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_3x_arb，送至从站点本地数据传输通道采样模块；

所述的数据传输通道采样模块包括M个数据传输通道相位锁定与采样模块和1个数据传输通道间相位补偿模块；每个数据传输通道相位锁定与采样模块接收数据传输通道数据码流line_rx，对该数据码流进行相位锁定和采样，输出数据传输通道相位锁定信号line_lock和数据传输通道接收缓存line_buf至数据传输通道间相位补偿模块；数据传输通道间相位补偿模块对各条数据传输通道上接收到的码流进行对齐处理，输出比特宽度为M的数据传输通道采样输出信号bus_rx_data，以及数据传输通道采样输出有效信号bus_rx_data_vld；

所述的数据传输通道相位锁定与采样模块包括异步信号同步模块、同步头有效性检测模块和环形缓存控制模块；异步信号同步模块采用两级同步或三级同步策略对数据传输通道数据码流line_rx进行同步，输出同步后的码流信号line_rx_syn；同步头有效性检测模块对同步后的码流信号line_rx_syn进行检测，判断其是否符合同步头格式要求，对符合要求的码流信号line_rx_syn进行相位锁定操作，并输出相位锁定信号line_lock至环形缓存控制模块和数据传输通道间相位补偿模块；环形缓存控制模块以固定节拍完成数据传输通道采样，并将采样值缓存于数据传输通道接收缓存line_buf内；

所述同步头有效性检测模块包括m个带同步清零端口寄存器、非门、与门和带同步置位端口寄存器；同步后的码流信号line_rx_syn经非门后驱动各带同步清零端口寄存器的清零端口；相邻两个带同步清零端口寄存器中上一级寄存器的输出驱动下一级寄存器的输入；带同步清零端口寄存器最高位的输出与经非门后的码流信号line_rx_syn经与门后，驱动带同步置位端口寄存器输出相位锁定信号line_lock；

所述环形缓存控制模块包括采样点产生模块、环形缓存写指针产生模块以及环形缓存寄存器；

采样点产生模块包括2个与门、非门、或门和3个寄存器；相位锁定信号line_lock经非门后，与采样相位第3拍信号samp_phase_idx3同时经或门后，驱动寄存器A产生采样相位第1拍信号samp_phase_idx1；相位锁定信号line_lock与采样相位第1拍信号samp_phase_idx1同时经与门A后，驱动寄存器B产生采样相位第2拍信号samp_phase_idx2；相位锁定信号line_lock与采样相位第2拍信号samp_phase_idx2同时经与门B后，驱动寄存器C产生采样相位第3拍信号samp_phase_idx3；

环形缓存写指针产生模块包括循环计数器；环形缓存写指针产生模块接收采样相位第2拍信号samp_phase_idx2，当采样相位第2拍信号samp_phase_idx2有效时，循环计数器执行加1操作，循环计数器的值作为缓存写指针信号并输出至环形缓存寄存器；环形缓存寄存器在采样相位第2拍信号samp_phase_idx2有效时，将延迟一拍后的码流信号line_rx_syn写入以缓存写指针为偏移地址对应的缓存寄存器内；

所述数据传输通道间相位补偿模块包括循环计数器；数据传输通道间相位补偿模块接收数据传输通道相位锁定信号line_lock，当相位锁定的数据传输通道的条数大于预设值时，产生数据传输通道有效通讯标志信号，该信号延迟数拍后，生成缓存读指针累加标志信号；缓存读指针累加标志信号有效时，循环计数器执行加1操作，循环计数器的值作为缓存读指针，读取各条数据传输通道接收缓存line_buf的相应位，组成宽度为M比特的数据传输通道采样输出信号bus_rx_data；将缓存读指针累加标志信号延迟一拍后作为数据传输通道采样输出有效信号bus_rx_data_vld输出。

本发明与现有技术相比的优点在于：

(1)与目前通用的多点互联串行总线相比，本发明使用公共时钟源进行数据传输通道驱动与采样，能支持高频数据通信，单条数据传输通道通信带宽可从目前的1Mbps提高到100Mbps以上；

(2)从站点使用两条时钟信号中连接正常的一条时钟信号完成数据传输通道采样与驱动操作，起到冗余备份的目的，允许时钟信号存在一路故障，可靠性高；

(3)采用三倍采样技术，通过对传输同步头的检测来实现对输入数据传输通道信号的相位锁定操作，具备相位重新锁定时间短、响应速度快的优点，此外，对于一次特定站点的传输，接收站点在任意一条数据传输通道上只需进行一次相位锁定操作，不存在相位失锁而进行重新锁定的问题，传输可靠性高；

(4)与目前通用的多点互联串行总线相比，本采样方法支持对多条数据传输通道的同时采样操作，支持各数据传输通道间采样值的对齐处理，有助于进一步提高总线传输带宽。

附图说明

图1为本发明专利的多点互联高速串行总线采样系统的组成结构图；

图2为本发明专利的并转串模块；

图3为本发明专利的数据传输通道采样模块框图；

图4为本发明专利的传输码流同步头格式；

图5为本发明专利的数据传输通道相位锁定与采样模块结构；

图6为本发明专利的同步头有效性检测模块结构；

图7为本发明专利的环形缓存模块结构；

图8为本发明专利的环形缓存模块中采样点产生时序；

图9为本发明专利的数据传输通道间相位补偿模块结构。

具体实施方式

如图1所示，为本发明适用于多点互联应用场合的高速串行总线采样系统的组成结构图，所述系统由一个主站点和N个从站点组成，主站点与从站点之间的传输通道包括2条时钟传输通道、M条数据传输通道，其中，时钟传输通道是单向传输的，数据传输通道是双向传输的，主、从站点分时驱动数据传输通道，属半双工通信类型。主站点对本地时钟信号clk_m进行复制、输出2条同频的时钟信号clk_m1和clk_m2至从站点，并使用本地时钟信号clk_m经并转串模块移位输出码流至数据传输通道，并通过数据传输通道将待发送数据输出至从站点。主站点对主站点本地时钟信号clk_m时钟进行3倍频处理，生成倍频后时钟信号clk_3x_m，作为主站点数据传输通道采样模块的工作时钟。

在从站点端，使用两路锁相环PLL分别对接收的时钟信号clk_m1和clk_m2进行3倍频，并输出倍频后时钟信号clk_3x_m1和clk_3x_m2。时钟二选一仲裁模块使用从站点本地时钟，对接收的时钟信号clk_m1和clk_m2进行频率测试，确定符合时钟频率阈值要求的一个时钟，根据频率测试结果输出时钟选择信号clk_sel至两个二选一电路。二选一电路A同时接收时钟信号clk_m1、时钟信号clk_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_arb信号，送至从站点本地并转串模块；二选一电路B同时接收时钟信号clk_3x_m1、时钟信号clk_3x_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_3x_arb，送至从站点本地数据传输通道采样模块。

并转串模块如图2所示，主、从站点分别使用信号clk_m和clk_arb作为工作时钟，并转串模块完成待发送数据至移位寄存器的装载以及码流移位输出至数据传输通道。

数据传输通道采样模块如图3所示，所述的数据传输通道采样模块包括M个数据传输通道相位锁定与采样模块和1个数据传输通道间相位补偿模块。以第一条数据传输通道为例，与第一条数据传输通道对应的相位锁定与采样模块输出数据传输通道相位锁定信号line_1_lock和数据传输通道接收缓存line_1_buf，缓存深度由数据传输通道传输带宽和数据传输通道物理层传输延迟差异决定，计为depth。数据传输通道间相位补偿模块用于消除各数据传输通道信号的器件传输延迟差异和物理层传输延迟差异的影响，实现各条数据传输通道上异步信号的对齐处理，数据传输通道间相位补偿模块输出信号包括比特宽度为M的数据传输通道采样输出信号bus_rx_data，以及数据传输通道采样输出有效信号bus_rx_data_vld。

本串行总线采集方法采用“同步头”+“后续码流”的传输格式，通过检测同步头来实现相位锁定操作。传输码流同步头格式如图4所示。同步头包括“同步头组成1”和“同步头组成2”两部分。视传输空闲时数据传输通道的默认电平不同，同步头的两部分的模块电平也不同。以传输空闲时数据传输通道的默认电平为低电平为例(下同)，“同步头组成1”的电平值为高电平。在高速串行通信领域，为保持直流均衡的工作特性，“后续码流”中连续高或低电平的比特宽度最大值受采用的编码方式决定，如8B/10B编码方案中，连续高电平或低电平的比特宽度小于5比特。为便于区分“同步头”和“后续码流”，“同步头组成1”的位宽应大于“后续码流”中可能出现的连续为高/低电平的比特宽度。“同步头组成2”的位宽为1，其模块电平与“同步头组成1”的电平相反。

数据传输通道相位锁定与采样模块结构如图5所示，其由异步信号同步模块、同步头有效性检测模块和环形缓存控制模块组成。以第一路数据传输通道为例，异步信号同步模块采样两级同步或三级同步策略对数据传输通道接收信号line_1_rx进行同步，输出同步后信号line_1_rx_syn，同步头有效性检测模块对同步后的数据传输通道信号进行检测，判断其是否符合同步头格式，并完成相位锁定操作，输出相位锁定信号line_1_lock。待相位锁定后，环形缓存控制模块以固定节拍完成数据传输通道采样，并将采样值缓存于环形缓存内。

同步头有效性检测模块组成如图6所示，其由m个带同步清零端口寄存器、非门、与门和带同步置位端口寄存器组成。同步头有效性检测模块的工作时钟频率为并转串模块的工作频率的三倍，考虑信号边沿跳变时间差异、信号畸变以及亚稳态的影响，m取值应小于“同步头组成1”的位宽与3的倍数。当同步后数据传输通道数据码流line_1_rx_syn为低电平时，经非门后置m个带同步清零端口寄存器的CLR端口有效，全部寄存器均被清零。当信号line_1_rx_syn为低电平时，带同步清零端口寄存器组成深度为m的移位寄存器。当带同步清零端口寄存器m的输出line_1_rx_shift_reg[m]为高电平时，表示同步后数据传输通道数据码流line_1_rx_syn维持高电平的时钟周期个数大于或等于m个，此后，若line_1_rx_syn从高电平跳变至低电平，与门的两个输入均为高电平，导致带同步置位端口寄存器的同步置位端SET有效，数据传输通道相位锁定信号line_1_lock输出高电平。

环形缓存控制模块组成如图7所示，主要由采样点产生模块、存储深度为depth的环形缓存写指针产生模块以及环形缓存寄存器组成。采样点产生时序如图8所示，其中，“同步头组成2”宽度为一个本地时钟周期/基准时钟周期，为采样时钟周期clk_3x_m/clk_3x_arb的三倍。采样时钟检测到由“同步头组成2”导致的同步后数据传输通道数据码流line_1_rx_syn的下降沿后，数据传输通道相位锁定信号line_1_lock从低电平跳变至高电平。当相位锁定信号line_1_lock有效后，寄存器A、寄存器B和寄存器C组成3比特宽度的移位寄存器。采样相位第1拍samp_phase_idx1、采样相位第2拍samp_phase_idx2和采样相位第3拍samp_phase_idx3信号交替输出高电平，占空比均为1：2。从图1可以看出，主、从站点使用的时钟信号均是由主站点的时钟clk_m直接驱动或倍频产生，采样时钟是由本地时钟/基准时钟产生，存在固定的3倍频率关系。因此，采样相位第1拍samp_phase_idx1、采样相位第2拍samp_phase_idx2和采样相位第3拍samp_phase_idx3能固定锁住输入码流的三个相位。使用寄存器D对同步后数据传输通道数据码流line_1_rx_syn进行一级寄存，输出同步后数据传输通道数据码流延迟一拍信号line_1_rx_syn_dly。采用采样相位第2拍samp_phase_idx2为高电平时刻作为采样点。循环计数器1执行在范围为[1,depth]的循环计数，其输出值作为环形缓存的写指针。当samp_phase_idx2为高电平时，将line_1_rx_syn_dly写入比特宽度为depth的寄存器，同时，循环计数器1执行加1操作，用于更新环形缓冲的写指针。

数据传输通道间相位补偿模块组成如图9所示。其中，数据传输通道有效通讯表决模块以全部M条数据传输通道的相位锁定信号为输入，当M条数据传输通道中出现2条或更多数据传输通道锁定时，判定数据传输通道当前通讯有效，bus_activity_det输出高电平，使用数据传输通道有效通讯表决模块可以满足冗余数据传输通道通信场合，用于屏蔽少数条数据传输通道由于瞬态故障导致错误锁定的影响。将bus_activity_det延迟与最大容许相位偏差相对应的时钟拍数，输出数据传输通道缓存读指针累加标志信号buf_rd_ptr_add。循环计数器2执行在范围为[1,depth]的循环计数，其输出值作为环形缓存的读指针buf_rd_ptr。使用buf_rd_ptr作为各数据传输通道存储深度为depth的缓存输出的访问指针，读出与buf_rd_ptr对应的数据位后，组成宽度为M比特的数据传输通道采样输出信号bus_rx_data。在buf_rd_ptr_add有效后，循环计数器执行加1操作，用于更新环形缓冲的读指针。与数据传输通道环形缓存写指针更新机制不同，全部M条数据传输通道环形缓存的读指针更新时刻是同步的，实现数据传输通道采样数据的对齐输出。

本发明说明书中未详细描述内容属本领域专业技术人员的公知技术。

Claims (1)

1.一种适用于多点互联应用场合的高速串行总线采样系统，其特征在于：包括一个主站点和N个从站点；主站点与从站点之间的传输通道包括2条时钟传输通道、M条数据传输通道，其中，时钟传输通道是单向传输的，数据传输通道是双向传输的；所述的M、N均为正整数；

所述主站点包括并转串模块、数据传输通道采样模块和锁相环PLL电路；主站点对主站点本地时钟信号clk_m进行复制，同时输出2条同频的时钟信号clk_m1和clk_m2至从站点，并使用本地时钟信号clk_m经主站点并转串模块将待发送数据移位输出至数据传输通道，并通过数据传输通道将待发送数据输出至从站点；锁相环PLL电路对主站点本地时钟信号clk_m进行3倍频处理，生成倍频后的时钟信号clk_3x_m，作为主站点数据传输通道采样模块的工作时钟；

所述从站点包括并转串模块、二选一电路A、二选一电路B、锁相环PLL电路和数据传输通道采样模块；两路锁相环PLL电路分别对接收的时钟信号clk_m1和clk_m2进行3倍频，并输出倍频后的时钟信号clk_3x_m1和clk_3x_m2；对接收的时钟信号clk_m1和clk_m2进行频率测试，确定符合时钟频率阈值要求的一个时钟，根据频率测试结果输出时钟选择信号clk_sel至两个二选一电路，二选一电路A同时接收时钟信号clk_m1、时钟信号clk_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_arb信号，送至从站点本地并转串模块；从站点本地并转串模块将待发送数据移位输出至数据传输通道，并通过数据传输通道将待发送数据输出至主站点；二选一电路B同时接收时钟信号clk_3x_m1、时钟信号clk_3x_m2，并根据时钟选择信号clk_sel产生选择后的时钟信号clk_3x_arb，送至从站点本地数据传输通道采样模块；

所述的数据传输通道采样模块包括M个数据传输通道相位锁定与采样模块和1个数据传输通道间相位补偿模块；每个数据传输通道相位锁定与采样模块接收数据传输通道数据码流line_rx，对该数据码流进行相位锁定和采样，输出数据传输通道相位锁定信号line_lock和数据传输通道接收缓存line_buf至数据传输通道间相位补偿模块；数据传输通道间相位补偿模块对各条数据传输通道上接收到的码流进行对齐处理，输出比特宽度为M的数据传输通道采样输出信号bus_rx_data，以及数据传输通道采样输出有效信号bus_rx_data_vld；

所述的数据传输通道相位锁定与采样模块包括异步信号同步模块、同步头有效性检测模块和环形缓存控制模块；异步信号同步模块采用两级同步或三级同步策略对数据传输通道数据码流line_rx进行同步，输出同步后的码流信号line_rx_syn；同步头有效性检测模块对同步后的码流信号line_rx_syn进行检测，判断其是否符合同步头格式要求，对符合要求的码流信号line_rx_syn进行相位锁定操作，并输出相位锁定信号line_lock至环形缓存控制模块和数据传输通道间相位补偿模块；环形缓存控制模块以固定节拍完成数据传输通道采样，并将采样值缓存于数据传输通道接收缓存line_buf内；

所述同步头有效性检测模块包括m个带同步清零端口寄存器、非门、与门和带同步置位端口寄存器；同步后的码流信号line_rx_syn经非门后驱动各带同步清零端口寄存器的清零端口；相邻两个带同步清零端口寄存器中上一级寄存器的输出驱动下一级寄存器的输入；带同步清零端口寄存器最高位的输出与经非门后的码流信号line_rx_syn经与门后，驱动带同步置位端口寄存器输出相位锁定信号line_lock；

所述环形缓存控制模块包括采样点产生模块、环形缓存写指针产生模块以及环形缓存寄存器；

采样点产生模块包括2个与门、非门、或门和3个寄存器；相位锁定信号line_lock经非门后，与采样相位第3拍信号samp_phase_idx3同时经或门后，驱动寄存器A产生采样相位第1拍信号samp_phase_idx1；相位锁定信号line_lock与采样相位第1拍信号samp_phase_idx1同时经与门A后，驱动寄存器B产生采样相位第2拍信号samp_phase_idx2；相位锁定信号line_lock与采样相位第2拍信号samp_phase_idx2同时经与门B后，驱动寄存器C产生采样相位第3拍信号samp_phase_idx3；

环形缓存写指针产生模块包括循环计数器；环形缓存写指针产生模块接收采样相位第2拍信号samp_phase_idx2，当采样相位第2拍信号samp_phase_idx2有效时，循环计数器执行加1操作，循环计数器的值作为缓存写指针信号并输出至环形缓存寄存器；环形缓存寄存器在采样相位第2拍信号samp_phase_idx2有效时，将延迟一拍后的码流信号line_rx_syn写入以缓存写指针为偏移地址对应的缓存寄存器内；

所述数据传输通道间相位补偿模块包括循环计数器；数据传输通道间相位补偿模块接收数据传输通道相位锁定信号line_lock，当相位锁定的数据传输通道的条数大于预设值时，产生数据传输通道有效通讯标志信号，该信号延迟数拍后，生成缓存读指针累加标志信号；缓存读指针累加标志信号有效时，循环计数器执行加1操作，循环计数器的值作为缓存读指针，读取各条数据传输通道接收缓存line_buf的相应位，组成宽度为M比特的数据传输通道采样输出信号bus_rx_data；将缓存读指针累加标志信号延迟一拍后作为数据传输通道采样输出有效信号bus_rx_data_vld输出。