CN1825590B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1825590B
CN1825590B CN2006100087000A CN200610008700A CN1825590B CN 1825590 B CN1825590 B CN 1825590B CN 2006100087000 A CN2006100087000 A CN 2006100087000A CN 200610008700 A CN200610008700 A CN 200610008700A CN 1825590 B CN1825590 B CN 1825590B
Authority
CN
China
Prior art keywords
diaphragm
semiconductor substrate
semiconductor device
silicon substrate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006100087000A
Other languages
English (en)
Other versions
CN1825590A (zh
Inventor
若林猛
三原一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhao Tan Jing Co ltd
Aoi Electronics Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005043739A external-priority patent/JP4042749B2/ja
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN1825590A publication Critical patent/CN1825590A/zh
Application granted granted Critical
Publication of CN1825590B publication Critical patent/CN1825590B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的半导体器件的制造方法中，适当地磨削硅衬底(1)的下表面侧。该情况下，在硅衬底(1)的下表面形成微细且锐角的凹凸(硅的结晶破坏层)。接着，利用湿法刻蚀，对硅衬底(1)的下表面进行台阶差1～5μm的粗糙面加工。接着，在硅衬底(1)的下表面形成由环氧类树脂等构成的保护膜(12)。该情况下，硅衬底(1)的下表面形成台阶差1～5μm的粗糙面，所以该粗糙面能够被保护膜12可靠地覆盖，在硅衬底的下表面不易产生损伤。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
随着电子设备的薄型化，要求半导体器件的薄型化。但是，若过度地减薄晶片状态的半导体衬底，在晶片状态的半导体衬底的正面形成集成电路的所谓半导体制造工艺过程中，半导体衬底会破损。因此，开发出一种在晶片状态的半导体衬底的正面形成集成电路后，对与形成了集成电路的面相反侧的背面进行磨削，从而减薄半导体衬底的厚度的方法。日本专利公开2001-230224号公报公开了这样的以往的半导体器件的制造方法。该前文献公开了以下方法：对正面侧形成了集成电路和外部连接电极的晶片状态的半导体衬底的背面进行磨削，在晶片状态的半导体衬底的背面形成由树脂构成的保护膜，在经过了预定的工序后，切断晶片状态的半导体衬底而获得多个半导体器件。
可是，在通过上述以往的制造方法获得的半导体器件中，存在以下问题：若磨削半导体衬底的背面，在半导体衬底的背面形成微细且锐角的凹凸，即使在这微细且锐角的凹凸面上形成由树脂构成的保护膜，也难以可靠地填充至微细且锐角的凹部的深处，因微细且锐角的凹部的深处没有被保护膜覆盖的原因，有在半导体衬底的背面发生损伤的可能性。
发明内容
因此，本发明的目的在于，提供一种可以在半导体衬底的背面不易发生损伤的半导体器件及其制造方法。
为了实现上述目的，本发明的特征在于，具有：半导体衬底，在正面形成有集成电路，在背面具有台阶差1～5μm的粗糙面；以及保护膜，设置在所述半导体衬底的背面上；所述半导体衬底具有介于所述正面和所述背面的边缘部之间的侧面，所述保护膜从所述半导体衬底的背面延伸设置到所述半导体衬底的所述侧面。
根据本发明，由于将半导体衬底的背面形成为台阶差1～5μm的粗糙面，所以可以由保护膜可靠地覆盖该粗糙面，因而在半导体衬底的背面不易发生损伤。
附图说明
图1是本发明的第1实施方式的半导体器件的截面图；
图2是在图1所示的半导体器件的制造方法的一例中，最初预备的衬底的截面图；
图3是接续图2的工序的截面图；
图4是接续图3的工序的截面图；
图5是接续图4的工序的截面图；
图6是接续图5的工序的截面图；
图7是接续图6的工序的截面图；
图8是接续图7的工序的截面图；
图9是详细地表示图8的A部的局部放大截面图；
图10是接续图9的工序的局部放大截面图；
图11是接续图10的工序的截面图；
图12是接续图11的工序的截面图；
图13是由金属形成了保护膜的情况下的接续图10工序的局部放大截面图；
图14是本发明的第2实施方式的半导体器件的截面图；
图15是在图14所示的半导体器件的制造方法的一例中，最初预备的衬底的截面图；
图16是接续图15的工序的截面图；
图17是接续图16的工序的截面图；
图18是接续图17的工序的截面图；
图19是接续图18的工序的截面图；
图20是接续图19的工序的截面图；
图21是接续图20的工序的截面图；
图22是接续图21的工序的截面图；
图23是详细地表示图22的B部分的局部放大截面图；
图24是接续图23的工序的局部放大截面图；
图25是接续图24的工序的截面图；
图26是接续图25的工序的截面图。
具体实施方式
(第1实施方式)
图1表示作为该发明的一实施方式的半导体器件的截面图。该半导体器件是一般被称为CSP(chip size package)的半导体器件，具备硅衬底(半导体衬底)1。在硅衬底1的上表面设有预定的功能的集成电路(未图示)，在上表面周边部与集成电路连接而设有由铝类金属等构成的多个连接焊盘2。
在除了连接焊盘2的中央部以外的硅衬底1的上表面上设有由氧化硅等构成的绝缘膜3，连接焊盘2的中央部通过设置在绝缘膜3中的开口部4而露出。在绝缘膜3的上表面设有由环氧类树脂或聚酰亚胺类树脂等构成的保护膜5。该情况下，在与绝缘膜3的开口部4对应的部分的保护膜5中设有开口部6。
在保护膜5的上表面设有由铜等构成的基底金属层7。在基底金属层7的整个上表面设有由铜构成的布线8。包含基底金属层7的布线8的一端部通过绝缘膜3和保护膜5的开口部4、6连接到连接焊盘2。在布线8的连接焊盘部上表面设有由铜构成的柱状电极9。
在包含布线8的保护膜5的上表面设有由环氧类树脂或聚酰亚胺类树脂等构成的密封膜10，使该密封膜10的上表面与柱状电极9的上表面成为一平面。在柱状电极9的上表面设有焊料球11。在硅衬底1的下表面(背面)设有由环氧类树脂或聚酰亚胺类树脂等构成的保护膜12。
接着，说明该半导体器件的制造方法的一例。首先，如图2所示，预备如下的衬底：在晶片状态的硅衬底(半导体衬底)1上设置由铝类金属等构成的连接焊盘2、由氧化硅等构成的绝缘膜3和由环氧类树脂或聚酰亚胺类树脂等构成的保护膜5，通过形成于绝缘膜3和保护膜5中的开口部4、6而露出连接焊盘2的中央部。
该情况下，在晶片状态的硅衬底1的形成各半导体器件的区域，形成预定的功能的集成电路，连接焊盘2分别与形成在对应的区域的集成电路电连接。此外，晶片状态的硅衬底1的厚度形成为比图1所示的硅衬底1的厚度厚一些。再有，在图2中，标号21所示的区域是与切割道(dicing street)对应的区域。
接着，如图3所示，在包含通过绝缘膜3和保护膜5的开口部4、6露出的连接焊盘2的上表面的保护膜5的整个上表面上形成基底金属层7。该情况下，基底金属层7可以只是通过无电解电镀形成的铜层，或只是通过溅镀形成的铜层，而且也可以是在通过溅镀形成的钛等的薄膜层上通过溅镀形成铜层的金属层。
接着，在基底金属层7的上表面构图形成电镀阻挡膜22。该情况下，在与布线8形成区域对应的部分的电镀阻挡膜22中形成有开口部23。接着，通过将衬底金属膜7作为电镀电流路径进行铜的电解电镀，在电镀阻挡膜22的开口部23内的基底金属层7的上表面形成布线8。接着，将电镀阻挡膜22剥离。
接着，如图4所示，在包含布线8的基底金属层7的上表面构图形成电镀阻挡膜24。该情况下，在与柱状电极9形成区域对应的部分的电镀阻挡膜24中形成有开口部25。接着，通过将基底金属层7作为电镀电流路径进行铜的电解电镀，在电镀阻挡膜24的开口部25内的布线8的连接焊盘部上表面形成柱状电极9。接着，将电镀阻挡膜24剥离，接着，将布线8作为掩模而刻蚀除去基底金属层7的不需要的部分，则如图5所示，只在布线8下保留基底金属层7。
接着，如图6所示，在包含柱状电极9和布线8的保护膜5的整个上表面上，通过丝网印刷法或旋转涂敷法等，将环氧类树脂或聚酰亚胺类树脂等构成的密封膜10形成为使其厚度比柱状电极9的高度厚。因此，在该状态下，柱状电极9的上表面被密封膜10覆盖。
接着，将密封膜10和柱状电极9的上表面侧适当地研磨，如图7所示，使柱状电极9的上表面露出，并且，对包含该露出的柱状电极9的上表面的密封膜10的上表面进行平坦化。这里，将柱状电极9的上表面侧适当地进行研磨是因为，通过电解电镀形成的柱状电极9的高度有偏差，所以消除这种偏差来使柱状电极9的高度均匀。
接着，如图8所示，为了减薄硅衬底1的厚度，对硅衬底1的下表面(背面)侧适当地磨削或研磨。这里，若磨削或研磨晶片状态的硅衬底1下表面，如详细地表示图8的A部的局部放大截面图即图9所示，在硅衬底1的下表面形成微细且锐角的凹凸(硅的结晶破坏层)26。这种微细并且锐角的凹凸26成为在硅衬底1的下表面产生损伤的主要原因。
因此，接着，使用硝酸-氢氟酸-醋酸的混合溶液或在该混合溶液内添加水的混合溶液进行湿法刻蚀。在这种湿法刻蚀中，用硝酸使硅衬底1的下表面氧化而形成氧化膜，用氢氟酸溶解并除去该氧化膜，用醋酸来控制反应。该情况下，根据混合溶液的组成比或处理时间等的条件，也可以对硅衬底1的下表面进行镜面加工，但为了硅衬底1不易受到光的影响，如图10示意地图示那样，期望是各自具有比较平滑的突面的、形成了多个大致圆弧状的突部的粗糙面加工。此外，该情况下，硅衬底1的下表面上形成的上述粗糙面的台阶差为1～5μm是合适的。
接着，如图11所示，在硅衬底的下表面，通过丝网印刷法或旋转涂敷法等，形成由环氧类树脂或聚酰亚胺类树脂等构成的保护膜12，并使该保护膜12的下表面平坦。也可以预先在表面上带有分离型材料的基片(base sheet)上形成保护膜，通过转印法设置在硅衬底1的背面上。该情况下，如图10所示，硅衬底1的下表面形成台阶差1～5μm的粗糙面，所以该粗糙面由保护膜12可靠地覆盖。
接着，在柱状电极9的上表面形成焊料球11。接着，如图12所示，沿切割道21，通过切割法将密封膜10、保护膜5、绝缘膜3、硅衬底1和保护膜12切断时，得到多个图1所示的半导体器件。
在这样得到的半导体器件中，如图10所示，由于硅衬底1的下表面形成1～5μm台阶差的粗糙面，所以可以用保护膜12可靠地覆盖该粗糙面，因而在硅衬底1的下表面不易发生损伤。
再有，保护膜12也可以是不由树脂构成而是由金属形成。作为金属材料，只要与硅衬底1的粘合性良好、机械强度高的金属材料即可，如果列举-例，就是钛等。然后，在图10所示的工序后，如图13所示，在硅衬底1的下表面，通过溅镀法等，将由钛构成的保护膜12形成至膜厚1500
Figure 061087000_0
左右。该情况下，在由钛构成的保护膜12上不发生树脂那样的固化收缩，所以可以在硅衬底1中不发生弯曲。
此外，本发明不限于被称为CSP的半导体器件，例如，也可以应用于如下的半导体器件：在通过绝缘膜3的开口部4露出的连接焊盘2上形成基底金属层和柱状电极，在柱状电极的周围的绝缘膜3上形成密封膜，在柱状电极上形成焊料球。
(第2实施方式)
图14表示该发明的第2实施方式。在硅衬底的上表面设置预定的功能的集成电路(未图示)，在上表面周边部与集成电路连接而设有由铝类金属等构成的多个连接焊盘2。
在基板1的上表面设置由氧化硅等构成的绝缘膜3，连接焊盘2的中央部通过设置在绝缘膜3中的开口部4而露出。在绝缘膜3的上表面设有由环氧类树脂或聚酰亚胺类树脂构成的保护膜5。该情况下，在与绝缘膜3的开口部4对应的部分的保护膜5中设有开口部6。
在保护膜5的上表面设有由铜等构成的基底金属层7。在基底金属层7的整个上表面设有由铜构成的布线8。包含基底金属层7的布线8的一端部通过绝缘膜3和保护膜5的开口部4、6而连接到连接焊盘2。在布线8的连接焊盘部上表面设有由铜构成的柱状电极9。在包含布线8的保护膜5的上表面设有由环氧类树脂或聚酰亚胺类树脂构成的密封膜10，以使该上表面与柱状电极9的上表面成为同一平面。在柱状电极9的上表面设有焊料球11。
在硅衬底1的周侧面、绝缘膜3的周侧面、保护膜5的周侧面和密封膜10的周侧面下部设有沟槽13。在包含沟槽13内的硅衬底1的下表面(背面)设有由环氧类树脂或聚酰亚胺类树脂构成的保护膜12。该情况下，保护膜12的周侧面和密封膜10的周侧面形成同一平面。
接着，说明有关该半导体器件的制造方法的一例。首先，如图15所示，预备如下的衬底：在晶片状态的硅衬底1上设置由铝类金属等构成的连接焊盘2、由氧化硅等构成的绝缘膜3以及由环氧类树脂或聚酰亚胺类树脂等构成的保护膜5，通过形成于绝缘膜3和保护膜5中的开口部4、6而露出连接焊盘2的中央部。
该情况下，在晶片状态的硅衬底1的形成各半导体器件的区域形成预定的功能的集成电路，连接焊盘2分别与对应的区域中形成的集成电路电连接。此外，晶片状态的硅衬底1的厚度形成为比图14所示的硅衬底1的厚度厚一些。再有，在图15中，标号21a所示的区域是与第1切割道对应的区域，标号21b所示的区域是与第2切割道对应的区域。该情况下，第2切割道21b成为与第1切割道21a的宽度方向中央部对应的区域。
接着，如图16所示，在包含通过绝缘膜3和保护膜5的开口部4、6露出的连接焊盘2的上表面的保护膜5的整个上表面形成基底金属层7。该情况下，基底金属层7可以只是通过无电解电镀形成的铜层，或只是通过溅镀形成的铜层，而且也可以是在通过溅镀形成的钛等的薄膜层上通过溅镀而形成铜层的金属层。
接着，在基底金属层7的上表面构图形成电镀阻挡膜22。该情况下，在与布线8形成区域对应的部分的电镀阻挡膜22中形成有开口部23。接着，通过将衬底金属膜7作为电镀电流路径进行铜的电解电镀，在电镀阻挡膜22的开口部23内的基底金属层7的上表面形成布线8。接着，将电镀阻挡膜22剥离。
接着，如图17所示，在包含布线8的基底金属层7的上表面构图形成电镀阻挡膜24。该情况下，在与柱状电极9形成区域对应的部分的电镀阻挡膜24中形成有开口部25。接着，通过将基底金属层7作为电镀电流路径进行铜的电解电镀，在电镀阻挡膜24的开口部25内的布线8的连接焊盘部上表面形成柱状电极9。接着，将电镀阻挡膜24剥离，接着，若以布线8作为掩模而蚀刻除去基底金属层7的不需要的部分，如图18所示，只在布线8下保留基底金属层7。
接着，如图19所示，在包含柱状电极9和布线8的保护膜5的整个上表面，通过丝网印刷法或旋转涂敷法等，将由环氧类树脂或聚酰亚胺类树脂构成的密封膜10形成为其厚度比柱状电极9的高度厚。因此，在该状态下，柱状电极9的上表面被密封膜10覆盖。
接着，将密封膜10和柱状电极9的上表面侧适当地进行研磨，如图20所示，使柱状电极9的上表面露出，并且，对包含该露出的柱状电极9的上表面的密封膜10的上表面进行平坦化。这里，对柱状电极9的上表面侧适当地进行研磨是因为，通过电解电镀形成的柱状电极9的高度有偏差，所以消除这种偏差来使柱状电极9的高度均匀。
接着，如图21所示，为了减薄硅衬底1的厚度，对硅衬底1的下表面(背面)侧适当地进行磨削。接着，如图22所示，沿第1切割道21a，通过切割法，从硅衬底1的下表面侧至密封膜10的中途进行半切割，即，对硅衬底1、绝缘膜3和保护膜5进行全切割，并且对密封膜10进行半切割，形成沟槽13。在该状态下，晶片状态的硅衬底1被分离为各个硅衬底1，但密封膜10被半切割，所以各硅衬底1实质上未被分离。这种半切割加工也可以在将密封膜10和柱状电极9的上表面粘接在切割带(未图示)上的状态下进行。
这里，若磨削晶片状态的硅衬底1的下表面，切割晶片状态的硅衬底1，则如详细地表示图22的B部分的局部放大截面图的图23所示，在硅衬底1的下表面和周侧面形成微细且锐角的凹凸(硅的结晶破坏层)27。该微细且锐角的凹凸27成为在硅衬底1的下表面及周侧面产生损伤的主要原因。
因此，接着，使用硝酸-氢氟酸-醋酸的混合溶液或在该混合溶液内添加水的混合溶液进行湿法刻蚀。在这种湿法刻蚀中，用硝酸使硅衬底1的下表面及周侧面氧化而形成氧化膜，用氢氟酸溶解而除去该氧化膜，用醋酸来控制反应。该情况下，根据混合溶液的组成比或处理时间等的条件，也可以对硅衬底1的下表面及周侧面进行镜面加工，但为了使硅衬底1不易受到光的影响，如图24所示，优选是对硅衬底1的下表面和周侧面进行台阶差1～5μm的粗糙面加工。
接着，如图25所示，在包含沟槽13内的硅衬底1的下表面，通过丝网印刷法或旋转涂敷法等，将由环氧类树脂或聚酰亚胺类树脂构成的保护膜12形成为使其下表面平坦。该状态下，沟槽13内的硅衬底1、绝缘膜3、保护膜5和密封膜10的周侧面由形成于沟槽13内的保护膜12覆盖。该情况下，如图11所示，特别是硅衬底1的下表面和周侧面形成台阶差1～5μm的粗糙面，所以该粗糙面被保护膜12可靠地覆盖。此外，硅衬底1被各个分离，所以即使由环氧类树脂等构成的保护膜12固化收缩，硅衬底1也很难弯曲。
接着，在柱状电极9的上表面形成焊料球11。接着，在将保护膜12粘接在未图示的切割带上的状态下，如图26所示，沿第2切割道21b，即沿形成于沟槽13内的保护膜12的宽度方向中央部，通过切割法，对保护膜12和密封膜10进行全切割，就得到多个图14所示的半导体器件。
在这样获得的半导体器件中，如图24所示，由于使硅衬底1的下表面和周侧面为台阶差1～5μm的粗糙面，所以可以用保护膜12可靠地覆盖该粗糙面，因而可以很难在硅衬底1的下表面和周侧面发生损伤。
再有，保护膜12也可以不由树脂而由金属形成。作为金属材料，只要与硅衬底1的粘合性良好、机械强度高的金属材料即可，如果列举一例，是钛等。然后，在图24所示的工序后，参照图25说明时，在包含沟槽13内的硅衬底1的下表面，通过溅镀法等，将由钛构成的保护膜12形成为膜厚1500
Figure 061087000_1
左右。该情况下，实际上如图25的虚线所示，从沟槽13的侧面和底面形成为大致均匀厚度。在由钛等的金属膜构成的保护膜12上不发生树脂那样的固化收缩，所以可以在硅衬底1中不发生弯曲。
此外，在上述实施方式中，从硅衬底1的下表面侧至密封膜10的中途进行半切割来形成沟槽13，但在图21中，如果在切割带(未图示)上粘接了密封膜10和柱状电极9的上表面，则也可以将硅衬底1和密封膜10进行全切割。该情况下，之后的工序可以与上述实施方式同样地进行，但通过只切断与沟槽内对应的切割带上形成的保护膜，也可以获得各个半导体器件。而且，本发明不限于称为CSP的半导体器件，例如，也可以应用于如下的半导体器件：在通过绝缘膜3的开口部露出的连接焊盘2上形成基底金属层和柱状电极，在柱状电极的周围的绝缘膜3上形成密封膜，在柱状电极上形成焊料球。

Claims (12)

1.一种半导体器件，其特征在于，具有：半导体衬底，在正面形成有集成电路，在背面具有台阶差1～5μm的粗糙面；以及保护膜，设置在所述半导体衬底的背面上；
所述半导体衬底具有介于所述正面和所述背面的边缘部之间的侧面，所述保护膜从所述半导体衬底的背面延伸设置到所述半导体衬底的所述侧面。
2.如权利要求1所述的半导体器件，其特征在于，所述粗糙面具有多个大致圆弧状的突部，该多个大致圆弧状的突部分别具有比较光滑的突面。
3.如权利要求1所述的半导体器件，其特征在于，所述保护膜由树脂构成。
4.如权利要求1所述的半导体器件，其特征在于，所述保护膜由金属构成。
5.如权利要求1所述的半导体器件，其特征在于，在所述半导体衬底上设有多个柱状电极，在所述柱状电极的周围的所述半导体衬底的所述正面上设有密封膜。
6.如权利要求5所述的半导体器件，其特征在于，在所述柱状电极上设有焊料球。
7.如权利要求1所述的半导体器件，其特征在于，在所述半导体衬底上设有多个柱状电极，在所述柱状电极的周围的所述半导体衬底上设有密封膜。
8.如权利要求7所述的半导体器件，其特征在于，所述密封膜比所述半导体衬底的所述侧面更延伸到外侧而设置，比所述半导体衬底的所述侧面更延伸到外侧的部分，被设置在所述保护膜的设置于所述半导体衬底的所述侧面的部分上。
9.如权利要求8所述的半导体器件，其特征在于，所述密封膜的比所述半导体衬底的所述侧面更延伸到外侧的部分的侧面，与所述保护膜的设置于所述半导体衬底的所述侧面的部分的侧面，形成同一平面。
10.一种半导体器件的制造方法，其特征在于，包括：
在晶片状态的半导体衬底上形成柱状电极；
在所述柱状电极的周围的所述晶片状态的半导体衬底上形成密封膜；
磨削所述晶片状态的半导体衬底的背面；
从所述晶片状态的半导体衬底的背面侧切割到所述密封膜的至少中途为止，在各半导体衬底上形成用于分离的沟槽；
将所述各半导体衬底的背面和侧面利用湿法刻蚀粗糙面化成具有台阶差为1～5μm的凹凸的粗糙面；
在包含所述沟槽内的所述各半导体衬底的背面形成保护膜；以及
切断在所述沟槽内形成的所述保护膜来获得多个半导体器件。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述保护膜由树脂形成。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，所述保护膜由金属形成。
CN2006100087000A 2005-02-21 2006-02-21 半导体器件及其制造方法 Active CN1825590B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP043738/2005 2005-02-21
JP2005043738A JP2006229112A (ja) 2005-02-21 2005-02-21 半導体装置およびその製造方法
JP2005043739A JP4042749B2 (ja) 2005-02-21 2005-02-21 半導体装置の製造方法
JP043739/2005 2005-02-21

Publications (2)

Publication Number Publication Date
CN1825590A CN1825590A (zh) 2006-08-30
CN1825590B true CN1825590B (zh) 2010-09-29

Family

ID=36936138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006100087000A Active CN1825590B (zh) 2005-02-21 2006-02-21 半导体器件及其制造方法

Country Status (2)

Country Link
JP (1) JP2006229112A (zh)
CN (1) CN1825590B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143173B2 (en) 2006-11-22 2012-03-27 Seiko Epson Corporation Method for manufacturing semiconductor device
JP4873179B2 (ja) * 2006-11-22 2012-02-08 セイコーエプソン株式会社 半導体装置の製造方法
JP4873180B2 (ja) * 2006-11-22 2012-02-08 セイコーエプソン株式会社 半導体装置の製造方法
JP2009054943A (ja) * 2007-08-29 2009-03-12 Hitachi Chem Co Ltd 半導体装置
JP5437626B2 (ja) * 2007-12-28 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP4725638B2 (ja) * 2008-12-09 2011-07-13 カシオ計算機株式会社 半導体装置の製造方法
JP4742252B2 (ja) * 2008-12-10 2011-08-10 カシオ計算機株式会社 半導体装置の製造方法
US8445375B2 (en) 2009-09-29 2013-05-21 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺
US9478576B1 (en) * 2015-04-28 2016-10-25 Omnivision Technologies, Inc. Sealed-sidewall device die, and manufacturing method thereof
KR101670217B1 (ko) * 2015-06-03 2016-10-28 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
CN110867386A (zh) * 2019-10-23 2020-03-06 广东芯华微电子技术有限公司 板级晶圆扇入封装方法
JP7502866B2 (ja) * 2020-01-21 2024-06-19 浜松ホトニクス株式会社 裏面入射型固体撮像装置の製造方法
CN114361025B (zh) * 2022-03-21 2022-06-03 宁波芯健半导体有限公司 一种GaN超薄芯片扇出型封装结构及封装方法

Also Published As

Publication number Publication date
JP2006229112A (ja) 2006-08-31
CN1825590A (zh) 2006-08-30

Similar Documents

Publication Publication Date Title
CN1825590B (zh) 半导体器件及其制造方法
KR100763079B1 (ko) 반도체장치 및 그 제조방법
US7241679B2 (en) Method of manufacturing semiconductor device
US7811857B2 (en) Method of manufacturing semiconductor device
US8785317B2 (en) Wafer level packaging of semiconductor chips
CN101355058B (zh) 半导体装置及其制造方法
KR100840502B1 (ko) 반도체 장치 및 그 제조 방법
KR20070070091A (ko) 반도체 장치의 제조 방법
JP2007180395A (ja) 半導体装置の製造方法
US5538920A (en) Method of fabricating semiconductor device
JP2003309221A (ja) 半導体装置の製造方法
JP3459234B2 (ja) 半導体装置およびその製造方法
JP2006190987A (ja) パッケージ構造とその製造方法
US6046073A (en) Process for producing very thin semiconductor chips
JP2007273941A (ja) 半導体装置の製造方法
US20040222520A1 (en) Integrated circuit package with flat metal bump and manufacturing method therefor
US7183190B2 (en) Semiconductor device and fabrication method therefor
JP2002043356A (ja) 半導体ウェーハ、半導体装置及びその製造方法
US5943563A (en) Method for producing a three-dimensional circuit arrangement
JP2007242714A (ja) 半導体装置及び半導体装置の製造方法
JP4619308B2 (ja) 半導体装置の製造方法及び支持テープ
EP2026380A2 (en) Method of manufacturing semiconductor device
JP2004296812A (ja) 半導体装置及びその製造方法
CN118335695A (zh) 半导体结构及其形成方法、封装结构
KR100591128B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ZHAOZHUANGWEI CO., LTD.

Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20120316

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120316

Address after: Tokyo, Japan

Patentee after: Zhaozhuang Micro Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: CASIO COMPUTER Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170406

Address after: Kagawa

Patentee after: AOI ELECTRONICS Co.,Ltd.

Address before: Kanagawa

Patentee before: Zhao Tan Jing Co.,Ltd.

Effective date of registration: 20170406

Address after: Kanagawa

Patentee after: Zhao Tan Jing Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Zhaozhuang Micro Co.,Ltd.