CN114361025B - 一种GaN超薄芯片扇出型封装结构及封装方法 - Google Patents

一种GaN超薄芯片扇出型封装结构及封装方法 Download PDF

Info

Publication number
CN114361025B
CN114361025B CN202210274190.0A CN202210274190A CN114361025B CN 114361025 B CN114361025 B CN 114361025B CN 202210274190 A CN202210274190 A CN 202210274190A CN 114361025 B CN114361025 B CN 114361025B
Authority
CN
China
Prior art keywords
gan
chip
wafer
layer
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210274190.0A
Other languages
English (en)
Other versions
CN114361025A (zh
Inventor
李春阳
彭祎
刘明明
罗立辉
方梁洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Chipex Semiconductor Co ltd
Original Assignee
Ningbo Chipex Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Chipex Semiconductor Co ltd filed Critical Ningbo Chipex Semiconductor Co ltd
Priority to CN202210274190.0A priority Critical patent/CN114361025B/zh
Publication of CN114361025A publication Critical patent/CN114361025A/zh
Application granted granted Critical
Publication of CN114361025B publication Critical patent/CN114361025B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00Climate change mitigation technologies for sector-wide applications
    • Y02P80/30Reducing waste in manufacturing processes; Calculations of released waste quantities

Abstract

本申请涉及一种GaN超薄芯片扇出型封装结构及封装方法,涉及半导体封装技术的领域,其包括以下步骤:于GaN晶圆的焊盘上形成电镀金属柱;将GaN晶圆从具有电镀金属柱的一侧进行切割;将GaN晶圆按照研磨厚度进行研磨;于GaN芯片上形成背胶;将背胶远离GaN芯片的一侧涂覆上粘合胶,并粘接于载体圆片上;形成塑封层,并通过研磨工艺研磨塑封层远离载体圆片的一侧以将电镀金属柱远离GaN芯片的一侧露出;在塑封后的GaN芯片远离载体圆片的一侧依次形成再布线层、PI保护层和UBM层;于UBM层上形成锡球。本申请具有通过先切割后研磨的技术,减少了研磨过程以及后续操作工程中造成晶圆隐裂或直接裂片的可能性,提高了切割的成品率和完整度的效果。

Description

一种GaN超薄芯片扇出型封装结构及封装方法
技术领域
本申请涉及半导体封装技术的领域,尤其是涉及一种GaN超薄芯片扇出型封装结构及封装方法。
背景技术
GaN作为第三代半导体材料凭借其宽禁带、高热导率、高击穿电场、高抗辐射能力等特点,在许多应用领域拥有前两代半导体材料无法比拟的优点,有望突破第一、二代半导体材料应用技术的发展瓶颈,市场应用潜力巨大。近年来,GaN晶圆已经成为了学术界和工业界共同关注和着力研发的热点,这类晶圆具有耐高压、低损失,可在高频、高温下长期稳定工作的特点。
相关技术中,晶圆级封装(Wafer Level Packaging)主要分为扇入型(Fan-in)和扇出型(Fan-out)两种。传统的晶圆级封装多采用Fan-in型态,应用于引脚数量较少的IC。但伴随IC信号输出引脚数目增加,对焊球间距(Ball Pitch)的要求趋于严格,此外由于后段SMT及PCB版的发展落后于芯片制造及封装工艺的发展,从而限制了芯片尺寸及引脚间距的减小,为了解决如上问题扇出型封装方式应运而生。扇出型封装作为晶圆级封装技术中新兴起的一个封装方式,已经被全球各大封装厂认定为未来最先进的封装方式之一。
针对上述中的相关技术,发明人认为封装过程中为了满足电子产品轻、薄、短、小的要求,GaN晶圆采用超薄化工艺,目前一般采用先研磨至目标厚度,然后切割成单颗芯片,但是研磨厚度超薄,研磨后应力无法释放,导致晶圆翘曲较大,因此在拿取、运输及划片贴膜过程中极易造成晶圆隐裂或直接裂片,尚有改进的空间。
发明内容
为了改善研磨后应力无法释放,导致晶圆翘曲较大,因此在拿取、运输及划片贴膜过程中极易造成晶圆隐裂或直接裂片的问题,本申请提供一种GaN超薄芯片扇出型封装方法及封装结构。
第一方面,本申请提供的一种GaN超薄芯片扇出型封装方法,采用如下的技术方案:
一种制备方法,包括:
包括以下步骤:
提供具有GaN芯片的GaN晶圆,并于GaN晶圆的焊盘上形成电镀金属柱,所述电镀金属柱位于GaN芯片上;
将GaN晶圆从具有电镀金属柱的一侧进行切割,切割后切割位置的GaN晶圆的厚度小于等于所预设的研磨厚度;
于GaN晶圆靠近电镀金属柱的一侧贴上磨片膜,使电镀金属柱包覆于其内;
将GaN晶圆按照研磨厚度进行研磨,使得GaN晶圆分离成若干颗GaN芯片;
于GaN芯片远离电镀金属柱的一侧进行涂胶固化,形成背胶,以对GaN晶圆进行背胶保护;
将背胶远离GaN芯片的一侧涂覆上粘合胶,并提供载体圆片后将粘合胶远离背胶的一侧粘接于载体圆片上,以将GaN芯片粘接于载体圆片上;
将粘接于载体圆片上的GaN芯片进行塑封形成塑封层,并通过研磨工艺研磨塑封层远离载体圆片的一侧以将电镀金属柱远离GaN芯片的一侧露出;
在塑封后的GaN芯片远离载体圆片的一侧形成再布线层,其一端与电镀金属柱电连接,以将塑封后的GaN芯片和外界电器件电连接;
于塑封层上形成PI保护层并包覆于再布线层外,所述PI保护层上设置有露出再布线层的开口;
于PI保护层露出再布线层处形成UBM层,作为互联的键合层;
于UBM层上通过植球工艺进行植球,经回流后成球型,形成锡球。
通过采用上述技术方案,通过先切割后研磨的技术,有效针对GaN晶圆高强度、高硬度的特点并满足超薄化的产品需求,消除了由于研磨后翘曲过大产生的裂片风险,降低了GaN超薄芯片由于研磨和切割造成的良率损失,提高了切割的成品率和完整度。
可选的,在将GaN晶圆从具有电镀金属柱的一侧进行切割的步骤中,包括:将划片膜贴于GaN晶圆远离电镀金属柱的一侧,采用激光切割机于GaN晶圆靠近电镀金属柱的一侧进行开槽,形成激光切割槽;
于激光切割槽的槽底面上使用切割刀将GaN晶圆进行切割,形成刀片切割槽,以使得切割刀切割后切割位置处的GaN晶圆的厚度小于等于研磨厚度;
于载体圆片远离塑封后的GaN芯片的一侧形成背膜。
通过采用上述技术方案,先通过激光切割工艺进行预切割,切割难度小,GaN芯片的表面不容易产生产品角崩和损坏,提高了封装结构的良品率;且设置划片膜,使得在用激光切割机以及刀片切割过程中不易将远离切割的一面损坏,进一步提高了封装结构的完整程度。
可选的,GaN芯片远离电镀金属柱的一侧进行涂胶固化,形成背胶的步骤中,包括:GaN芯片仍处于磨片膜中并放置于涂胶平台上,涂胶平台固定不动,胶管按照程序设定好的路径匀速的移动喷胶,同时涂胶平台进行加热,以将喷涂在芯片背面的光刻胶中的溶剂迅速挥发,形成背胶。
通过采用上述技术方案,通过采用胶管进行移动而涂胶平台固定不动,使得GaN芯片不易因移动而出现悬飞的现象,喷涂的光刻胶不易进入GaN芯片里面;且涂胶平台上具有加热功能,喷涂在芯片背面的光刻胶中的溶剂迅速挥发,避免渗入到芯片侧面和正面从而对芯片造成影响,提高了光刻胶的涂抹效率;由于GaN芯片和载体圆片之间的热膨胀系数不同,容易产生内部应力,而背胶的设置,有效解决当GaN芯片通过粘接胶粘合时因热膨胀系数不同而损伤的问题。
可选的,GaN芯片远离电镀金属柱的一侧进行涂胶固化,形成背胶的步骤中,还包括:
涂胶完成的GaN芯片的背胶远离GaN芯片的一侧利用掩模板进行曝光;
曝光后通过单片显影机进行显影,显影后背胶远离GaN芯片的一侧对应固定管脚的位置形成定位点。
通过采用上述技术方案,通过单片显影机进行显影,形成凹陷的定位点,对GaN芯片进行定位,使得在GaN芯片在涂完粘合胶后放置于载体圆片上前提供放置的精度,降低良率的损失。
可选的,在将粘合胶远离背胶的一侧粘接于载体圆片上的步骤中,包括:
于所设置的识别区域进行识别,并获取识别成功信息;
根据识别成功信息和未识别成功信息控制机械手进行移动以将所有的识别点均识别出对应的定位点;
将背胶远离GaN芯片的一侧涂覆上粘合胶并粘接于载体圆片上。
通过采用上述技术方案,通过识别两个定位点的位置,且和实际应该存在的位置进行比对,有效分析出当前GaN芯片和载体圆片之间的相对位置和相对角度,从而控制机械手进行控制,无需人为操作,提高了粘接工艺的自动化效率。
可选的,获取识别成功信息所对应的传感器编号信息,其中传感器编号信息包括识别出第一个定位点的第一传感器编号信息和第二个定位点的第二传感器编号信息;
根据所预设的位置数据库中所存储的传感器坐标信息和第一传感器编号信息以及第二传感器编号信息分别进行匹配分析以确定第一传感器编号信息以及第二传感器编号信息所对应的传感器坐标,将第一传感器编号信息对应的传感器坐标定义为第一坐标信息,将第二传感器编号信息对应的传感器坐标定义为第二坐标信息。
获取第一传感器编号信息所对应的第一距离信息和第二传感器编号信息所对应的第二距离信息;
根据所预设的深度数据库中所存储的定位点信息和第一距离信息以及第二距离信息进行匹配分析以确定第一距离信息以及第二距离信息分别所对应的定位点坐标,将第一距离信息所对应的定位点坐标定义为第一核对坐标信息,将第二距离信息所对应的定位点坐标定义为第二核对坐标信息;
根据第一坐标信息和第一核对坐标信息计算出第一移动矢量信息;
根据第二坐标信息和第二核对坐标信息计算出第二移动矢量信息;
控制机械手将第一坐标信息所对应的定位点按照第一移动矢量信息进行移动且将第二坐标信息所对应的定位点按照第二移动矢量信息进行移动,以将所有的识别点均识别出对应的定位点。
通过采用上述技术方案,通过识别两个定位点的位置,且和实际应该存在的位置进行比对,且通过深度不同来防止两者反串的现象,有效分析出当前GaN芯片和载体圆片之间的相对位置和相对角度,从而控制机械手进行控制,无需人为操作,提高了粘接工艺的自动化效率。
第二方面,本申请提供的一种GaN超薄芯片扇出型封装结构采用如下的技术方案:
一种GaN超薄芯片扇出型封装结构,包括:
载体圆片,作为封装结构的衬底;
GaN芯片,其一侧设置有若干电镀金属柱,远离电镀金属柱的一侧设置有粘合胶,以将GaN芯片粘接于载体圆片上;
塑封层,设于载体圆片上,以将GaN芯片、GaN芯片上的电镀金属柱和粘合胶包覆于其内,所述电镀金属柱远离GaN芯片的一端露出塑封层外;
再布线层,一端设置于电镀金属柱且与电镀金属柱电连接;
PI保护层,设置于塑封层上且包覆于再布线层外,以将再布线层进行保护;
UBM层,设置于PI保护层的开口上且与再布线层电连接,作为互联的键合层;
锡球,设置于UBM层上且与UBM层电连接,以提供间接和GaN芯片电连接的接触点;
所述GaN芯片和粘合胶之间还设置有背胶,以对GaN芯片进行加固保护;
所述载体圆片远离塑封层的一侧设置有背膜,以对最终的封装体背面进行保护,形成六面包封。
通过采用上述技术方案,在GaN芯片和粘合胶之间具有背胶,极大的降低了GaN超薄芯片Pick & Place过程中chipping、隐裂等暗伤风险,从而提升了最终封装体的良率;且有效解决当GaN芯片通过粘接胶粘合时因热膨胀系数不同而损伤的问题。
可选的,所述第一背胶远离GaN芯片的一侧设置有定位点,以识别出GaN芯片粘接于载体圆片上的位置和方向。
通过采用上述技术方案,通过设置定位点,使得在GaN芯片在涂完粘合胶后放置于载体圆片上前提供放置的精度,降低良率的损失。
可选的,所述锡球为高熔点锡球。
通过采用上述技术方案,通过设置高熔点锡球,与GaN材料的三高特性,即高温,高频,以及高功率密度的特性相适配,实现最终封装后芯片耐高温环境的需求,满足GaN芯片在高温下可以正常使用,提高了GaN芯片的温度适用范围。
综上所述,本申请包括以下至少一种有益技术效果:
1.通过先切割后研磨的技术,减少了研磨过程以及后续操作工程中造成晶圆隐裂或直接裂片的可能性,提高了切割的成品率和完整度;
2.背胶的设置,极大的降低了GaN超薄芯片Pick & Place过程中chipping、隐裂等暗伤风险,从而提升了最终封装体的良率;
3.定位点的设置,使得在GaN芯片在涂完粘合胶后放置于载体圆片上前提供位置和进度的定位,降低良率的损失;
4.背膜的设置,对载体圆片远离GaN芯片的一侧进行保护,形成了对最终封装体的六面包封工艺。
附图说明
图1是本申请实施例中的一种GaN超薄芯片扇出型封装结构的结构示意图。
图2是本申请实施例中的GaN晶圆的结构示意图。
图3是本申请实施例中的于GaN晶圆的焊盘上形成电镀金属柱的示意图。
图4是本申请实施例中的将GaN晶圆从具有电镀金属柱的一侧进行切割的示意图。
图5是本申请实施例中的将GaN晶圆按照研磨厚度进行研磨的示意图。
图6是本申请实施例中的于GaN芯片远离电镀金属柱的一侧进行涂胶固化,形成背胶的示意图。
图7是本申请实施例中的涂胶完成的GaN芯片的背胶上形成定位点的示意图。
图8是本申请实施例中的将GaN芯片粘接于载体圆片上后进行塑封的示意图。
图9是本申请实施例中的将塑封层进行研磨的示意图。
图10是本申请实施例中的在塑封后的GaN芯片表面依次形成再布线层、PI保护层、UBM层的示意图。
图11是本申请实施例中的采用植球工艺在UBM层进行植球,经回流后成球型的示意图。
附图标记说明:1、GaN晶圆;2、焊盘开口;3、电镀金属柱;4、GaN芯片;5、激光切割槽;6、刀片切割槽;7、背胶;8、定位点;9、塑封层;10、粘合胶;11、载体圆片;12、再布线层;13、PI保护层;14、UBM层;15、锡球;16、背膜。
具体实施方式
以下结合附图1-11对本申请作进一步详细说明。
本申请实施例公开一种GaN超薄芯片扇出型封装结构。
参照图1,GaN超薄芯片扇出型封装结构包括载体圆片11、GaN芯片4、塑封层9、再布线层12、PI保护层13、UBM层14和锡球15。
载体圆片11,通常采用硅基载体圆片11,也可以采用其它可以替换的材料,主要用于作为封装结构的衬底。载体圆片11的一侧具有背膜16,采用背膜工艺于载体圆片11的一面上进行贴合,然后通过固化使得背膜16和载体圆片11牢牢结合,避免对封装结构靠近载体圆片11的一面造成损伤。GaN芯片4通过粘合胶10粘合于载体圆片11远离背膜16的一侧,以通过载体圆片11对最终的封装体提供足够的强度和硬度,解决了由于塑封料强度偏低导致封装体制程强度不够的问题。
在GaN芯片4和粘合胶10之间具有背胶7,该背胶7为光刻胶,在加热状态下通过喷涂的方式将液态的光刻胶均匀喷涂于GaN芯片4靠近粘合胶10的一侧,光刻胶内的溶剂快速挥发,使得光刻胶快速凝固于GaN芯片4上,形成背胶7,使得GaN芯片4不易在Pick & Place过程中出现损坏,隐裂等暗伤,且有效解决当GaN芯片通过粘接胶粘合时因热膨胀系数不同而损伤的问题。
结合图7,背胶7远离GaN芯片4的一侧具有一个定位点8,该定位点8的形状可以为一个圆点,当然也可以为其它图像,也可以为任意一种其它表示的方式,例如在其它位置也设置有类似的图像,但是和固定管脚位置处的有区别,以实现GaN芯片4粘接于载体圆片11上的位置和方向固定为准。
参照图1,GaN芯片4远离载体圆片11的一侧具有焊盘开口2,然后在焊盘开口2上具有电镀金属柱3,该电镀金属柱3通过晶圆级封装的溅射、光刻、电镀等工艺形成,以形成GaN芯片4的引脚。
塑封层9位于载体圆片11靠近GaN芯片4的一侧,通过塑封工艺将GaN芯片4、GaN芯片4上的背胶7和粘合胶10进行包覆塑封,对GaN芯片4进行保护。为了使得电镀金属柱3可以和外界的电器件电连接,通过对塑封层9进行研磨,使得电镀金属柱3远离GaN芯片4的一端露出。
再布线层12的一端固定在电镀金属柱3上,再布线层12为良好的电流导体先,以作为GaN芯片4与外界连接的引线。
PI保护层13位于塑封层9远离载体圆片11的一侧,以将再布线层12进行包覆,防止再布线层12在空气中被氧化等异常发生,在本实施例中,PI保护层13上设置有供再布线层12露出的开口,不影响再布线层12和外界电器件的电连接。
UBM层14位于PI保护层13露出再布线层12的开口位置上,作为互联的键合层。在本实施例中,通过晶圆级封装的光刻、溅射、电镀工艺在塑封后的GaN芯片4表面上依次形成再布线层12、PI保护层13和UBM层14。
锡球15安装于UBM层14上,以和外界电器件电连接。锡球15通过采用植球工艺在UBM层14进行植球,经回流后成球型形成,考虑到GaN材料的三高特性,即高温,高频,以及高功率密度的特性,为了实现最终封装后芯片耐高温环境的需求,所采用的锡球15为高熔点锡球15,以满足芯片在高温下正常使用。
本申请实施例一种GaN超薄芯片扇出型封装结构的实施原理为:一方面通过引入背胶7,降低了GaN超薄芯片Pick & Place过程中chipping、隐裂等暗伤风险;第二方面,通过引入背膜16,形成六面包封的封装结构,以在运输及使用过程中起到缓冲和保护作用。
本申请实施例还公开一种用于制备GaN超薄芯片扇出型封装结构的封装方法。
一种封装方法包括:
参照图2和图3,提供一片具有GaN芯片4的GaN晶圆1,并于GaN晶圆1的焊盘上形成电镀金属柱3,所述电镀金属柱3形成于GaN芯片4上。GaN晶圆1上具有若干焊盘,焊盘均匀分布,以提供在GaN晶圆1形成电镀金属柱3的区域。电镀金属柱3通过晶圆级封装的溅射、光刻、电镀等工艺形成于焊盘开口2处,以成为GaN芯片4的引脚。
参照图4,将GaN晶圆1从具有电镀金属柱3的一侧进行切割,切割后切割位置的GaN晶圆1的厚度小于等于所预设的研磨厚度。切割过程中,先将划片膜贴于GaN晶圆1远离电镀金属柱3的一侧,以对GaN晶圆1远离电镀金属柱3的一侧进行切割保护,增加GaN晶圆1的结构强度,减少直裂。然后采用激光切割机在GaN晶圆1靠近电镀金属柱3的一侧进行开槽,形成激光切割槽5,最后于切割槽的槽底面上使用切割刀将GaN晶圆1进行切割,形成刀片切割槽6。其中,激光切割的过程是为了进行预切割,切割难度小,相较于直接切割刀进行切割来说,GaN芯片4的表面不容易产生正崩和损坏。激光切割槽5和刀片切割槽6形成的槽口使得GaN晶圆1整体位于切割处的厚度小于所预设的研磨厚度。为了满足电子产品轻、薄、短、小的要求,GaN晶圆1采用超薄化工艺,即GaN晶圆1的研磨后的晶圆厚度要求低于100um,甚至低于50um,故而此处研磨厚度由实际要求来进行限定,而激光切割槽5的深度由激光切割机的切割能力有关,主要用于形成供刀片切割的施力点,相较于直接用切割刀片切割来说,切割难度小,不易于GaN晶圆1靠近电镀金属柱3的一侧面上产生角崩、直裂等异常。
参照图5,于GaN晶圆1靠近电镀金属柱3的一侧贴上磨片膜,使电镀金属柱3包覆于其内。然后将GaN晶圆1按照研磨厚度进行研磨,使得GaN晶圆1分离成若干颗GaN芯片4。此处,磨片膜采用硬度高且耐高温的树脂膜,磨片膜未在图上画出,其主要作用是在GaN晶圆1研磨过程中对电镀金属柱3进行保护,使得其不易折断或损坏,起到对电镀金属柱3和研磨后分离成单颗的GaN芯片4起到支撑作用。为了进行研磨,GaN晶圆1的研磨面位于远离电镀金属柱3的一侧,研磨厚度为指定的厚度,其研磨厚度和激光切割槽5和刀片切割槽6形成的槽口深度之和等于GaN晶圆1的初始厚度。研磨结束的确定信息为GaN晶圆1自动分离成多颗独立的GaN芯片4,即研磨至刀片切割槽6的槽底使得刀片切割槽6贯穿,即研磨结束。在上述步骤中还需要将原先覆盖在GaN晶圆1远离电镀金属柱3的一侧的划片膜揭掉。可以看到,一个独立的GaN芯片4上具有至少一个电镀金属柱3,也可以为若干个。
参照图6,于GaN芯片4远离电镀金属柱3的一侧进行涂胶固化,形成背胶7,以对GaN芯片4进行背胶保护。在将GaN芯片4进行涂胶过程中,GaN芯片4需要放置于涂胶平台上,且涂胶平台具有加热功能。故而在涂胶过程中GaN芯片4仍处于磨片膜中,使得GaN芯片4不容易散开,加工、涂胶、显影等工艺更加容易实施。且处于磨片膜中的GaN芯片4拿取方便,也更加容易放置于涂胶平台上。需要注意的是,当涂胶平台的温度达到挥发效果最好的温度时,胶管采用喷涂的方式将液态的光刻胶均匀喷涂于GaN芯片4远离电镀金属柱3的一侧。在此过程中,涂胶平台保持不动,胶管按照程序设定好的路径均匀移动进行喷胶,使得GaN芯片4不易在平台旋转过程中悬飞出去而将胶水渗入GaN芯片4内。另外,由于涂胶平台事先进行了加热,喷涂在GaN芯片4上的光刻胶中的溶剂迅速挥发,光刻胶快速凝固于GaN芯片4远离电镀金属柱3的一侧,形成背胶7,避免光刻胶长时间处于液体状态而渗入到GaN芯片4侧面和正面从而对GaN芯片4造成影响。
参照图7,涂胶完成的GaN芯片4的背胶7远离GaN芯片4的一侧利用掩模板进行曝光。曝光后通过单片显影机进行显影,显影后背胶7远离GaN芯片4的一侧对应固定管脚的位置形成定位点8。此处采用曝光显影的方式形成定位点8,主要目的是为了辅助GaN芯片4在后续粘接过程中进行定位,晶圆切割为单颗芯片后需要先通过机械手捡起放置在Tray盘中,然后再通过机械手将Tray盘中的芯片放置在衬底材料表面,故而在此过程中,GaN芯片4放置的精度尤其重要,若偏差过大则会造成良率的损失。故而通过曝光、显影工艺将光刻胶在GaN芯片4的固定位置做一个定位点8,可作为放置过程中的辅助定位。定位点8可以为任意的图形,例如:三角形或者圆形,设置的位置为GaN芯片4远离电镀金属柱3的一侧对应固定管脚的位置。例如在放置过程中,可以在预设的区域内识别是否存在定位点8,如果存在对应的定位点8,则可以通过具体的位置从而将GaN芯片4放置于对应的管脚上,以实现精准定位。如果没有,则可以报警;
在另外一个实施例过程中,此处也可以设置多个定位点8,例如两个。以下以两个定位点8作为例子进行定位识别的步骤,包括:
于所设置的识别区域进行识别,并获取识别成功信息。
识别区域为人为设定的,可以为GaN晶圆1的整个覆盖区域,也可以为事先设置好的固定形状的区域。识别成功信息可以为任意一种反馈的信息,例如距离反馈,在识别区域内设置有多个测距传感器,由于定位点8的是一个凹陷的结构,故而此处的距离和其它平面距离不同,当识别出不一致的距离时则表明识别成功,输出识别成功信息。
获取识别成功信息所对应的传感器编号信息,其中传感器编号信息包括识别出第一个定位点8的第一传感器编号信息和第二个定位点8的第二传感器编号信息。
第一传感器编号信息和第二传感器编号信息为识别出距离不同的传感器的编号,至于第一和第二仅为了区分两者,并非有顺序关系。每个传感器对应一个编号,当编号不同时对应的传感器不同。传感器的位置均固定,故而一个编号也对应一个识别位置。获取的方式即为筛选,即当距离不同于标准核对的值时,就获取。
根据所预设的位置数据库中所存储的传感器坐标信息和第一传感器编号信息以及第二传感器编号信息分别进行匹配分析以确定第一传感器编号信息以及第二传感器编号信息所对应的传感器坐标,将第一传感器编号信息对应的传感器坐标定义为第一坐标信息,将第二传感器编号信息对应的传感器坐标定义为第二坐标信息。
第一坐标信息为识别出第一传感器编号信息的传感器的坐标位置的信息。第二坐标信息为识别出第二传感器编号信息的传感器的坐标位置的信息。数据库中存储有坐标信息和传感器编号信息的映射关系,当接收到第一传感器编号信息时,系统自动从数据库中查找到第一坐标信息;当接收到第二传感器编号信息时,系统自动从数据库中查找到第二坐标信息。由于传感器坐标在一定程度上也就反应了定位点的坐标,故而当知道传感器坐标后即可知道定位点的坐标位置,从而进行下一步操作。
获取第一传感器编号信息所对应的第一距离信息和第二传感器编号信息所对应的第二距离信息;
第一距离信息为第一传感器编号信息所对应的传感器检测到的第一距离信息。第二距离信息为第二传感器编号信息所对应的传感器检测到的第二距离信息。获取的方式即和识别成功信息获取的方式一致。为了区分两个定位点的位置以及对应关系,故而在曝光后通过单片显影机进行显影的过程中通过曝光时间的不同,来形成不同深度的定位点,从而防止倒装的可能性。
根据所预设的深度数据库中所存储的定位点信息和第一距离信息以及第二距离信息进行匹配分析以确定第一距离信息以及第二距离信息分别所对应的定位点坐标,将第一距离信息所对应的定位点坐标定义为第一核对坐标信息,将第二距离信息所对应的定位点坐标定义为第二核对坐标信息。
第一核对坐标信息为在GaN晶圆1上的第一个定位点8的核对坐标,为理论上应该所处的位置。第二核对坐标信息为在GaN晶圆1上的第二个定位点8的核对坐标,也为理论上应该所处的位置。即当两个定位点均处于该位置上时,可以保证芯片和管脚之间对齐。深度数据库中存储有定位点信息和距离信息的映射关系,由本领域工作人员根据实际情况输入的。当系统检测到第一距离信息,自动查找到对应的第一核对坐标信息;当系统检测到第二距离信息,自动查找到对应的第二核对坐标信息。
根据第一坐标信息和第一核对坐标信息计算出第一移动矢量信息。
根据第二坐标信息和第二核对坐标信息计算出第二移动矢量信息。
第一移动矢量信息为第一坐标信息和第一核对坐标信息所对应的坐标点之间的距离和方向的信息。第二移动矢量信息为第二坐标信息和第二核对坐标信息所对应的坐标点之间的距离和方向的信息。计算的目的是为了确定两个定位点的移动方向和距离。
在完成距离和方向之后,控制机械手将第一坐标信息所对应的定位点按照第一移动矢量信息进行移动且将第二坐标信息所对应的定位点按照第二移动矢量信息进行移动,以将所有的识别点均识别出对应的定位点。当两个定位点一一对应完成坐标定位时,系统自动对GaN芯片4进行方位调整。通过机械手控制GaN芯片进行调节抓取,无需人工确认,在place的过程中即可进行,调节效率高,对准准确度高。
参照图8,将背胶7远离GaN芯片4的一侧涂覆上粘合胶10,并提供一片载体圆片11后将粘合胶10远离背胶7的一侧粘接于载体圆片11上,以将GaN芯片4粘接于载体圆片11上。此处的粘合胶10粘性较好,粘合胶10的横截面积要大于背胶7的面积,以保证良好的粘接率。
参照图8和图9,将粘接于载体圆片11上的GaN芯片4进行塑封形成塑封层9,并通过研磨工艺研磨塑封层9远离载体圆片11的一侧以将电镀金属柱3远离GaN芯片4的一侧露出。粘接完毕后,通过塑封层9对GaN芯片4进行塑封,以对GaN芯片4进行塑封保护并提供扇出的区域,然后通过研磨使得电镀金属柱3远离GaN芯片4的一侧露出,以保证GaN芯片4可以通过电镀金属柱3与外界电器件电连接。
参照图10,在塑封后的GaN芯片4远离载体圆片11的一侧形成再布线层12,其一端与电镀金属柱3电连接,以将塑封后的GaN芯片4和其它电子件电连接。于塑封层9上形成PI保护层13,并将再布线层12进行包覆,以防止再布线层12在空气中被氧化等异常发生,另外PI保护层13上设有供再布线层12露出的开口,从而不影响再布线层12和外界电器件的电连接。于PI保护层13露出再布线层12的开口处形成UBM层14,作为互联的键合层。此处可以通过晶圆级封装的光刻、溅射、电镀工艺在塑封后的GaN芯片4表面上依次形成再布线层12、PI保护层13和UBM层14,作为互联的键合层。
参照图11,于UBM层14上通过植球工艺进行植球,经回流后成球型,形成锡球15。此处虑到GaN材料的三高特性,即高温,高频,以及高功率密度的特性,为了实现最终封装后芯片耐高温环境的需求,所采用的锡球15为高熔点锡球15,以满足芯片在高温下正常使用。
结合图1,于载体圆片11远离塑封后的GaN芯片4的一侧形成背膜16。在完成塑封后,采用背膜16工艺在塑封体的一侧粘贴上一层背膜16,然后经过固化使得背膜16和载体圆片11牢牢结合,为塑封体提供了足够的保护和缓冲,实现最终塑封体的六面包封。
以上均为本申请的较佳实施例,并非依此限制本申请的保护范围,故:凡依本申请的结构、形状、原理所做的等效变化,均应涵盖于本申请的保护范围之内。

Claims (8)

1.一种GaN超薄芯片扇出型封装方法,其特征在于,包括以下步骤:
提供具有GaN芯片(4)的GaN晶圆(1),并于GaN晶圆(1)的焊盘上形成电镀金属柱(3),所述电镀金属柱(3)位于GaN芯片(4)上;
将GaN晶圆(1)从具有电镀金属柱(3)的一侧进行切割,切割后切割位置的GaN晶圆(1)的厚度小于等于所预设的研磨厚度;
于GaN晶圆(1)靠近电镀金属柱(3)的一侧贴上磨片膜,使电镀金属柱(3)包覆于其内;
将GaN晶圆(1)按照研磨厚度进行研磨,使得GaN晶圆(1)分离成若干颗GaN芯片(4);
于GaN芯片(4)远离电镀金属柱(3)的一侧进行涂胶固化,形成背胶(7),以对GaN晶圆(1)进行背胶(7)保护;
涂胶完成的GaN芯片(4)的背胶(7)远离GaN芯片(4)的一侧利用掩模板进行曝光;
曝光后通过单片显影机进行显影,显影后背胶(7)远离GaN芯片(4)的一侧对应固定管脚的位置形成定位点(8);
将背胶(7)远离GaN芯片(4)的一侧涂覆上粘合胶(10),并提供载体圆片(11)后将粘合胶(10)远离背胶(7)的一侧粘接于载体圆片(11)上,以将GaN芯片(4)粘接于载体圆片(11)上;
将粘接于载体圆片(11)上的GaN芯片(4)进行塑封形成塑封层(9),并通过研磨工艺研磨塑封层(9)远离载体圆片(11)的一侧以将电镀金属柱(3)远离GaN芯片(4)的一侧露出;
在塑封后的GaN芯片(4)远离载体圆片(11)的一侧形成再布线层(12),其一端与电镀金属柱(3)电连接,以将塑封后的GaN芯片(4)和外界电器件电连接;
于塑封层(9)上形成PI保护层(13)并包覆于再布线层(12)外,所述PI保护层(13)上设置有露出再布线层(12)的开口;
于PI保护层(13)露出再布线层(12)处形成UBM层(14),作为互联的键合层;
于UBM层(14)上通过植球工艺进行植球,经回流后成球型,形成锡球(15)。
2.根据权利要求1所述的一种GaN超薄芯片扇出型封装方法,其特征在于,在将GaN晶圆(1)从具有电镀金属柱(3)的一侧进行切割的步骤中,包括:将划片膜贴于GaN晶圆(1)远离电镀金属柱(3)的一侧,采用激光切割机于GaN晶圆(1)靠近电镀金属柱(3)的一侧进行开槽,形成激光切割槽(5);
于激光切割槽(5)的槽底面上使用切割刀将GaN晶圆(1)进行切割,形成刀片切割槽(6),以使得切割刀切割后切割位置处的GaN晶圆(1)的厚度小于等于研磨厚度。
3.根据权利要求2所述的一种GaN超薄芯片扇出型封装方法,其特征在于,GaN芯片(4)远离电镀金属柱(3)的一侧进行涂胶固化,形成背胶(7)的步骤中,包括:GaN芯片(4)仍处于磨片膜中并放置于涂胶平台上,涂胶平台固定不动,胶管按照程序设定好的路径匀速的移动喷胶,同时涂胶平台进行加热,以将喷涂在芯片背面的光刻胶中的溶剂迅速挥发,形成背胶(7)。
4.根据权利要求1所述的一种GaN超薄芯片扇出型封装方法,其特征在于:在将粘合胶(10)远离背胶(7)的一侧粘接于载体圆片(11)上的步骤中,包括:
于所设置的识别区域进行识别,并获取识别成功信息;
根据识别成功信息和未识别成功信息控制机械手进行移动以将所有的识别点均识别出对应的定位点(8);
将背胶(7)远离GaN芯片(4)的一侧涂覆上粘合胶(10)并粘接于载体圆片(11)上。
5.根据权利要求4所述的一种GaN超薄芯片扇出型封装方法,其特征在于,根据识别成功信息和未识别成功信息控制机械手进行移动以将所有的识别点均识别出对应的定位点(8)的方法包括:
获取识别成功信息所对应的传感器编号信息,其中传感器编号信息包括识别出第一个定位点(8)的第一传感器编号信息和第二个定位点(8)的第二传感器编号信息;
根据所预设的位置数据库中所存储的传感器坐标信息和第一传感器编号信息以及第二传感器编号信息分别进行匹配分析以确定第一传感器编号信息以及第二传感器编号信息所对应的传感器坐标,将第一传感器编号信息对应的传感器坐标定义为第一坐标信息,将第二传感器编号信息对应的传感器坐标定义为第二坐标信息;
获取第一传感器编号信息所对应的第一距离信息和第二传感器编号信息所对应的第二距离信息;
根据所预设的深度数据库中所存储的定位点信息和第一距离信息以及第二距离信息进行匹配分析以确定第一距离信息以及第二距离信息分别所对应的定位点坐标,将第一距离信息所对应的定位点坐标定义为第一核对坐标信息,将第二距离信息所对应的定位点坐标定义为第二核对坐标信息;
根据第一坐标信息和第一核对坐标信息计算出第一移动矢量信息;
根据第二坐标信息和第二核对坐标信息计算出第二移动矢量信息;
控制机械手将第一坐标信息所对应的定位点(8)按照第一移动矢量信息进行移动且将第二坐标信息所对应的定位点(8)按照第二移动矢量信息进行移动,以将所有的识别点均识别出对应的定位点(8)。
6.根据权利要求2所述的一种GaN超薄芯片扇出型封装方法,其特征在于,还包括:
于载体圆片(11)远离塑封后的GaN芯片(4)的一侧形成背膜(16),以对最终的封装体背面进行保护,形成六面包封。
7.一种GaN超薄芯片扇出型封装结构,其特征在于,包括:
载体圆片(11),作为封装结构的衬底;
GaN芯片(4),其一侧设置有若干电镀金属柱(3),远离电镀金属柱(3)的一侧设置有粘合胶(10),以将GaN芯片(4)粘接于载体圆片(11)上;
塑封层(9),设于载体圆片(11)上,以将GaN芯片(4)、GaN芯片(4)上的电镀金属柱(3)和粘合胶(10)包覆于其内,所述电镀金属柱(3)远离GaN芯片(4)的一端露出塑封层(9)外;
再布线层(12),一端设置于电镀金属柱(3)且与电镀金属柱(3)电连接;
PI保护层(13),设置于塑封层(9)上且包覆于再布线层(12)外,以将再布线层(12)进行保护;
UBM层(14),设置于PI保护层(13)的开口上且与再布线层(12)电连接,作为互联的键合层;
锡球(15),设置于UBM层(14)上且与UBM层(14)电连接,以提供间接和GaN芯片(4)电连接的接触点;
所述GaN芯片(4)和粘合胶(10)之间还设置有背胶(7),以对GaN芯片(4)进行加固保护,所述背胶(7)远离GaN芯片(4)的一侧设置有定位点(8),以识别出GaN芯片(4)粘接于载体圆片(11)上的位置和方向;
所述载体圆片(11)远离塑封层(9)的一侧设置有背膜(16),以对最终的封装体背面进行保护,形成六面包封。
8.根据权利要求7所述的一种GaN超薄芯片扇出型封装结构,其特征在于:所述锡球(15)为高熔点锡球。
CN202210274190.0A 2022-03-21 2022-03-21 一种GaN超薄芯片扇出型封装结构及封装方法 Active CN114361025B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210274190.0A CN114361025B (zh) 2022-03-21 2022-03-21 一种GaN超薄芯片扇出型封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210274190.0A CN114361025B (zh) 2022-03-21 2022-03-21 一种GaN超薄芯片扇出型封装结构及封装方法

Publications (2)

Publication Number Publication Date
CN114361025A CN114361025A (zh) 2022-04-15
CN114361025B true CN114361025B (zh) 2022-06-03

Family

ID=81094533

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210274190.0A Active CN114361025B (zh) 2022-03-21 2022-03-21 一种GaN超薄芯片扇出型封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN114361025B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117238781B (zh) * 2023-11-16 2024-02-23 江苏芯德半导体科技有限公司 一种晶圆级超薄四边无引脚芯片封装方法及芯片封装结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006229112A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
US9196532B2 (en) * 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
CN105280567B (zh) * 2014-06-19 2018-12-28 株式会社吉帝伟士 半导体封装件及其制造方法
US9391028B1 (en) * 2015-07-31 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit dies having alignment marks and methods of forming same
CN205177812U (zh) * 2015-10-23 2016-04-20 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构
CN108511401A (zh) * 2018-05-03 2018-09-07 江阴长电先进封装有限公司 一种半导体芯片的封装结构及其封装方法
US10748861B2 (en) * 2018-05-16 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
TW202114089A (zh) * 2019-09-27 2021-04-01 台灣積體電路製造股份有限公司 封裝結構及其製作方法
CN113314480A (zh) * 2021-06-29 2021-08-27 成都氮矽科技有限公司 硅基GaN HEMT器件面板级扇出型封装结构及方法
CN114121898B (zh) * 2022-01-28 2022-07-08 甬矽电子(宁波)股份有限公司 晶圆级芯片封装结构、封装方法和电子设备

Also Published As

Publication number Publication date
CN114361025A (zh) 2022-04-15

Similar Documents

Publication Publication Date Title
US11682598B2 (en) Sensor package and manufacturing method thereof
US6673651B2 (en) Method of manufacturing semiconductor device including semiconductor elements mounted on base plate
KR100337412B1 (ko) 저면보호막을가진반도체웨이퍼,집적회로디바이스및그제조방법
US7572681B1 (en) Embedded electronic component package
US8691632B1 (en) Wafer level package and fabrication method
US7361533B1 (en) Stacked embedded leadframe
US20060197235A1 (en) Electronic device components including protective layers on surfaces thereof
KR20060048012A (ko) 반도체장치의 제조방법
US20140091458A1 (en) Encapsulated wafer-level chip scale (wlscp) pedestal packaging
US7273768B2 (en) Wafer-level package and IC module assembly method for the wafer-level package
US6762502B1 (en) Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
CN114361025B (zh) 一种GaN超薄芯片扇出型封装结构及封装方法
US20020058396A1 (en) Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
EP1521299B1 (en) Method of mounting a semiconductor chip with an adhesive film
CN107068578A (zh) 传感器封装结构的制备方法和传感器封装结构
JP3673442B2 (ja) 半導体装置の製造方法
US20020045294A1 (en) A method for creating printed circuit board substrates having solder mask-free edges
CN106024749A (zh) 具有柱和凸块结构的半导体封装体
JP2000040676A (ja) 半導体装置の製造方法
US7972904B2 (en) Wafer level packaging method
US7534703B2 (en) Method for bonding semiconductor chip
CN116453958A (zh) 一种芯片封装结构及其制作方法
KR100365054B1 (ko) 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
KR20140038079A (ko) 반도체 장치 및 이의 제조 방법
JP2006324539A (ja) 半導体装置の製造方法及び成形金型

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant