CN1819178A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1819178A
CN1819178A CNA2006100061617A CN200610006161A CN1819178A CN 1819178 A CN1819178 A CN 1819178A CN A2006100061617 A CNA2006100061617 A CN A2006100061617A CN 200610006161 A CN200610006161 A CN 200610006161A CN 1819178 A CN1819178 A CN 1819178A
Authority
CN
China
Prior art keywords
insulating film
metal
layer
metal line
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100061617A
Other languages
English (en)
Inventor
驹井尚纪
金村龙一
大冈丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1819178A publication Critical patent/CN1819178A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

此处公开的是具有改进的耐电迁移性的半导体器件和用于制造该半导体器件的方法。半导体器件包括：层间绝缘膜，形成在第一金属线上；第二金属线，通过嵌入在所述层间绝缘膜中而形成；金属接触，通过嵌入在所述层间绝缘膜中而形成，用于连接在所述第一金属线和所述第二金属线之间；第一覆层，形成在所述第一金属线与所述金属接触之间；和阻隔金属层，形成在所述第二金属线与所述层间绝缘膜之间，用于防止在所述第二金属线中的金属扩散。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及制造半导体器件的方法，更具体而言，涉及一种与例如双金属镶嵌或单金属镶嵌的沟槽线技术相关的半导体器件及其制造方法。
背景技术
LSI的布线材料正从铝合金变为铜，因为后者具有比前者更好的耐电迁移性(electromigration durability)和更低的电阻。由于在铜的干法蚀刻中经常遇到困难，所以通过先在层间绝缘层中形成线槽，然后用布线材料填充线槽，最后用CMP(化学机械抛光)除去布线材料的多余部分来形成铜布线。
此外，已知铜线在覆盖有CoWP覆层时显示出改进的耐电迁移性(见非专利文件1：T.Ishigami等，“High Reliability Cu Interconnection Utilizing aLow Contamination CoWP Capping Layer(使用低污染的CoWP覆层的高可靠性Cu互联)”IITC(国际互联技术会议)，会议文集75-77页(2004))。
在多层互联的情况，需要在层间绝缘层中制造过孔以用于连接在上的线和在下的线。制造过孔的步骤需要在层间绝缘膜上通过抗蚀剂膜蚀刻、通过灰化除去抗蚀剂、和湿法洗涤除去蚀刻剩余物。
发明内容
上述常规技术的缺点在于形成在低层的线上的覆层在刻蚀、抛光和湿法洗涤之后部分或完全从过孔中失去了。这使得线容易被电子从高层流到低层时所产生的电迁移损坏。
本发明是鉴于上述而完成的。本发明的目的是提供一种具有改进的耐电迁移性的半导体器件及其制造方法。
根据本发明的半导体器件包括形成在第一金属线上的层间绝缘膜、嵌入在所述层间绝缘膜中的第二金属线、嵌入在所述层间绝缘膜中用于连接在所述第一金属线和所述第二金属线之间的金属接触、形成在所述第一金属线和所述金属接触之间用于防止在金属线中的电迁移的第一覆层、和形成在所述第二金属线和所述层间绝缘膜之间用于防止在所述第二金属线中的金属扩散的隔离金属层。
根据本发明的半导体器件具有形成在第一金属层与金属接触之间用于防止在金属线中的电迁移的第一覆层。这样第一覆层加强了直接位于接触下面的区域，在该处当电子从在上层的第二金属线流到在下层的第一金属线时电迁移开始。
根据本发明制造半导体器件的方法包括在其上形成有第一金属线的衬底上形成层间绝缘膜的步骤、在所述层间绝缘膜中形成到达所述第一金属线的过孔的步骤、选择性地仅在所述过孔底部形成第一覆层的步骤、在所述过孔内壁上形成阻隔金属层的步骤和在所述过孔中嵌入金属层的步骤。
根据本发明制造半导体器件的方法具有在到达第一金属线的过孔形成后选择性地仅在过孔底部形成第一覆层的步骤。这样第一覆层加强了直接位于接触下面的区域，在该处当电子从在上层的第二金属线流到在下层的第一金属线时电迁移开始。
根据本发明的半导体器件具有改进的耐电迁移性。根据本发明制造半导体器件的方法提供了具有改进的耐电迁移性的半导体器件。
附图说明
图1是示出根据本发明的半导体器件的一个范例的剖面图；
图2A和2B是示出根据本发明制造半导体器件的工艺的剖面图；
图3A和3B是示出根据本发明制造半导体器件的工艺的剖面图；
图4A和4B是示出根据本发明制造半导体器件的工艺的剖面图；
图5A和5B是示出根据本发明制造半导体器件的工艺的剖面图；
图6A和6B是示出根据本发明制造半导体器件的工艺的剖面图；
图7A和7B是示出根据本发明制造半导体器件的工艺的剖面图；
图8A和8B是示出根据本发明制造半导体器件的工艺的剖面图；
图9是示出根据本发明制造半导体器件的工艺的剖面图；
图10是示出根据本发明的半导体器件的另一范例的剖面图；
图11是示出根据本发明的半导体器件的另一范例的剖面图；
图12是示出根据本发明的半导体器件的另一范例的剖面图；
图13是示出根据本发明的半导体器件的另一范例的剖面图；
图14是示出根据本发明的半导体器件的另一范例的剖面图。
具体实施方式
将参考附图描述本发明的实施例。
图1是示出根据本发明的半导体器件的一个范例的剖面图。
示出了例如硅的半导体衬底1。在衬底1上的是氧化硅层间绝缘膜。在层间绝缘膜2上的是钨接触3。在衬底1上的是与接触3相连接的晶体管和其他半导体元件。
在层间绝缘膜2和接触3上的是层间绝缘膜4。在此实施例中，层间绝缘膜4由聚亚芳物(polyarylene)有机绝缘膜5和已经用于形成绝缘膜6的氧化硅硬掩模6组成。此外，绝缘膜5也可以由SiCOH形成，或可以由所谓的低k膜代替。
在层间绝缘膜4中的是线槽4a。铜第一金属线8在线槽4a中，阻隔金属层7插入在金属线8与线槽4a的内壁之间。阻隔金属层7形成在第一金属线8与层间绝缘膜4之间，以防止在第一金属线8由铜制成的情况下铜的扩散，因为铜容易且快速地扩散进周围的绝缘材料中。阻隔金属层7可以是钽(Ta)的单层，或者可以由氮化钽(TaN)和钽(Ta)层组成。
在第一金属线8上的是覆层9以防止金属线电迁移。(电迁移是一种金属线中的金属原子(此情况中的铜)和流过金属线的电子的相互作用所引起的扩散。这是由金属离子与携带电流的电子之间的动量交换所引起的金属离子的移动。这导致了空隙(void)和凸出(hillocks)。)在第一金属线8上的覆层9防止金属离子的移动。
覆层9由第一覆层9b和第二覆层9a组成。前者形成在第一金属线8顶上的过孔10a中，而后者形成在第一金属线8顶上除了过孔10a外的区域上。覆层9由例如CoWP(含磷的钴-钨合金)制成。覆层9还可以由CoWP以外的其他合金制成，例如CoWB(含硼的钴-钨合金)、NiWP(含磷的镍-钨合金)和NiWB(含硼的镍-钨合金)。
在覆层9和层间绝缘膜4上的是层间绝缘膜10，其由依次向上淀积的蚀刻停止层11、第一绝缘膜12、第二绝缘膜13、和第一硬掩模14组成。
蚀刻停止层11由碳化硅(SiC)、SiCN等制成。第一绝缘膜12由SiOC等制成。第二绝缘膜13是由聚亚芳物等制成的有机绝缘膜。第一硬掩模14由氧化硅等制成。
过孔10a在蚀刻停止层11(在层间绝缘膜10中)和第一绝缘膜12中。与过孔10a连接的线槽10b在第二绝缘膜13和第一硬掩模14中。
铜金属层18在过孔10a和线槽10b中，设置在其下面的阻隔金属层17覆盖过孔10a和线槽10b的内壁。阻隔金属层17防止在金属层18中的铜扩散。阻隔金属层17可以是钽(Ta)的单层，或者可以由氮化钽(TaN)和钽(Ta)层组成。嵌入在过孔10a中的金属层18组成金属接触19，且嵌入在线槽10b中的金属层18组成第二金属线20。
根据本实施例的半导体器件具有形成在接触19与第一金属线8之间的覆层9b。因此，覆层9b加强了直接位于接触19下面的区域，在该处当电子从上层的第二金属线20流到下层的第一金属线8时开始电迁移。这改进了耐电迁移性，因此消除了电迁移所导致的空隙，并提高了线的可靠性。
此外，覆层9a还形成在第一金属线8顶部上(接触19的外部)，以进一步改进耐电迁移性。
根据本实施例的半导体器件通过参考图2到8描述的方法制造。
将首先描述初始步骤(直到下层中的第一金属线8和覆层9的形成)。假设第一金属线8由单金属镶嵌工艺形成(以形成槽线)。
如图2A所示，其上已经形成晶体管和其他半导体元件的硅晶片(衬底1)覆盖有氧化硅的层间绝缘膜2。在层间绝缘膜2中形成钨接触3用于晶体管连接。在层间绝缘膜2和接触3上以两步形成层间绝缘膜4。首先，绝缘膜5(约200nm厚)由聚亚芳物形成。第二，在绝缘膜5上的硬掩模6(约200nm厚)通过等离子CVD由氧化硅形成。
如图2B所示，硬掩模6通过抗蚀剂掩模进行蚀刻，从而形成线槽4a的图案。有机绝缘膜5具有高蚀刻选择率。
如图3A所示，绝缘膜5通过作为蚀刻掩模的硬掩模6进行蚀刻。因此线槽4a形成在层间绝缘膜4中。当绝缘膜5进行蚀刻时，在硬掩模6上的抗蚀剂掩模也被蚀刻，并因此消失了。
如图3B所示，在层间绝缘膜4的线槽4a中，形成阻隔金属层7和第一金属线8。此步骤如下进行。首先，通过物理气相淀积(PVD)形成Ta阻隔金属层(10nm)和Cu籽晶层(80nm)。第二，通过电镀工艺淀积铜(直到1000nm厚度)，使得铜嵌入在线槽4a中。在层间绝缘膜4上的不需要的铜通过CMP工艺除去，且不需要的铊(作为阻隔金属层7)也通过CMP工艺除去。CMP工艺还削去(100nm)绝缘膜5上的硬掩模6。因此铊的阻隔金属层7和铜第一金属线8形成在线槽4a中。
如图4A所示，第二覆层9a通过无电镀选择性地仅形成在第一金属线8的顶部。此步骤如下进行。首先，进行有机酸(例如柠檬酸和草酸)水溶液的洗涤，以除去在第一金属线8上的氧化物膜和由于CMP工艺已经形成在第一金属线8表面上的用于铜的抗腐蚀化合物。(抗腐蚀化合物是包含在用于CMP工艺的浆料中的苯并三唑(benzotriazole)或其衍生物。)其次，晶片用硫酸钯的水溶液处理。(此步骤可以通过将晶片完全浸在硫酸钯水溶液中、将硫酸钯水溶液滴在晶片表面上或者用硫酸钯水溶液喷晶片而完成。)此处理允许仅在第一金属线8上通过由 表示的化学反应进行的置换电镀，此化学反应的发生是由于钯具有比铜小的电离倾向。然后，晶片被CoWP的电镀溶液处理，从而通过采用钯作为催化剂的选择电镀，将CoWP膜(10到20nm厚)形成在铜上。因此，CoWP的覆层9a仅形成在第一金属线9上。
CoWP的电镀在下面的条件下进行。电镀溶液由钨酸铵10g/L、氯化钴30g/L、次磷酸铵(还原剂)20g/L、草酸铵80g/L和表面活性剂组成。而且，电镀溶液保持在90℃且PH为8.5到10.5。
在覆层9a通过无电镀由CoWB形成的情况中，上面提到的还原剂可以被二甲基铵硼烷(dimethylamineborane，DMAB)取代。而且，在NiWP膜通过无电镀形成的情况下，氯化钴可以被氯化镍取代。此外，在NiWB膜通过无电镀形成的情况下，氯化钴可以被氯化镍取代，且还原剂可以被二甲基铵硼烷(DMAB)取代。
如图4B所示，在覆层9a和层间绝缘膜4上由三甲基硅烷和NH3形成SiCN(50nm厚)的蚀刻停止层11。
将描述接下来的步骤(直到通过双金属镶嵌工艺形成(以同时形成槽线和接触)的上层线)。此外，为了简洁起见，图5和6仅示出了在上的层(在蚀刻停止层上)。
如图5A，层间绝缘膜10以下面方式形成。首先，SiOC膜(200nm厚)通过等离子CVD由三甲基硅烷淀积以形成第一绝缘膜12。第一绝缘膜12覆盖有聚亚芳物膜(200nm厚)以形成第二绝缘膜13。第二绝缘膜13覆盖有通过等离子CVD从SiH4(硅烷)淀积的SiO2膜(200nm厚)，以形成第一硬掩模14。因此，完成层间绝缘膜10的形成。然后，第一硬掩模14通过等离子CVD覆盖有SiN的第二硬掩模15，该掩模用于制造线槽和过孔。SiO2的第三硬掩模通过等离子CVD形成。抗蚀剂掩模(未示出)形成，且第三硬掩模16(最上层)通过抗蚀剂掩模进行蚀刻以形成线槽图案。
如图5B所示，抗蚀剂膜再次形成，且第二硬掩模15通过抗蚀剂掩模进行蚀刻以在第二硬掩模15中形成过孔图案。
如图6A所示，第一硬掩模14通过第二硬掩模15作为蚀刻掩模而进行干法蚀刻，然后第二绝缘膜13进行干法蚀刻。因此过孔10a形成在第一硬掩模14和第二绝缘膜13中。此时，已经用于制造第二硬掩模15的抗蚀剂掩模与有机的第二绝缘膜13一起进行干法蚀刻。
如图6B所示，在第二硬掩模15上通过第三硬掩模16作为蚀刻掩模进行干法蚀刻，因此在第二硬掩模15中形成线槽图案。在此步骤中，SiOC的第一绝缘膜12被部分蚀刻，使得过孔10a延伸到第一绝缘膜12的中间深度。
如图7A所示，在第一硬掩模14上通过第二硬掩模15作为蚀刻掩模进行干法蚀刻，因此在第一硬掩模14中形成线槽10b。此时，第一绝缘膜12也进行蚀刻，该蚀刻形成到达蚀刻停止层11的过孔10a。
如图7B所示，在第一金属线8上的蚀刻停止层11上以及作为最上层的SiN的第二硬掩模15上进行干法蚀刻。此后，进行湿法洗涤以从过孔10a除去蚀刻剩余物。上述干法蚀刻引起覆层9a中的钴被包含在干法蚀刻气体中的氧所氧化。接下来的湿法洗涤部分或完全地除去了在过孔10a中的CoWP覆层9a。此外，图7B示出了中间产物，在过孔10a中的覆层9a被完全除去。上述对CoWB、NiWP和NiWB适用。
如图8A所示，第一覆层9b仅形成在第一金属线8在过孔10a底部暴露出的部分上。此步骤以下面的方式进行。首先，晶片用硫酸钯水溶液处理，使得通过与上述置换电镀相同的方式仅在Cu上进行(或者过孔10a底部)Pd的置换电镀。此外，可以省略采用钯的处理，因为钯可能不能通过湿法洗涤除去。然后，晶片用CoWP电镀溶液进行处理，从而通过采用钯作为催化剂的选择电镀，CoWP膜(10到20nm厚)形成在铜上。这样覆层9b形成。电镀在与上述相同的条件下进行。而且，覆层9b可以是CoWB膜、NiWP膜和NiWB膜的任何一个。
如图8B所示，阻隔金属层17形成在过孔10a和线槽10b的内壁上，且过孔10a和线槽10b填充有金属层18。这样，形成接触19和第二金属线20。此步骤如下完成。首先，作为阻隔金属层17的钽膜(10nm厚)和作为用于电镀的籽晶层的铜膜(80nm厚)通过PVD形成。其次，通过电镀淀积铜(1000nm厚)以用铜填充过孔10a和线槽10b。最后，已经淀积在层间绝缘膜10上(除了用于过孔10a和线槽10b)不需要的铜和钽通过CMP除去。此CMP削去约100nm的氧化硅第一硬掩模14。
通过重复图4到8所示的步骤，即，通过重复形成覆层、形成层间绝缘膜、在层间绝缘膜中形成线槽和过孔、在过孔底部选择性地形成覆层、和嵌入金属层的步骤，获得期望的多层线结构的半导体器件。
上述根据此实施例用于制造半导体方法的优点在于，当制造过孔10a时，在过孔10a中的覆层9a可以部分或完全失去而没有任何问题，因为覆层9a是在过孔10a和线槽10b已经形成在层间绝缘膜10中以后选择性地仅形成在底部的。
已经选择性地仅形成在过孔10a底部的覆层9a加强了直接位于接触19下面的区域，在该处当电子从上层的第二金属线20流到下层的第一金属线8时电迁移开始。因此，因为缺少电迁移所引起的空隙，所得的半导体器件改善了耐电迁移性并改善了线可靠性。
耐电点移性通过覆层9a形成在接触19外的第一金属线8顶部上的事实而得到改善。
不是总需要覆层9a与覆层9b具有相同厚度。即，覆层9b可以如图9所示薄于覆层9a，或者覆层9b可以如图10所示厚于覆层9a。在过孔10a中的覆层9b的厚度可以为约5到20nm。
上述结构可以改进使得省略覆层9a，仅覆层9b形成在过孔10a底部，如图11所示。图11所示的改进的结构可以通过省略图4A所示形成覆层9a的步骤而获得。
该结构也可以改进使得覆层9a和覆层9b由不同材料制成。例如，覆层9a可以是CuSi膜。这样，在由硅烷(SiH4)气体淀积SiCN以形成SiCN的蚀刻停止层11的步骤中，可以在铜的第一金属线8上选择性地形成CuSi膜。
上述示出的实施例特征在于，当过孔10a形成时，暴露在过孔10a中的覆层9a被完全除去。然而，本发明也可以应用于在过孔10a中的覆层9a如图14所示被减薄的情况，或者在过孔10a中的覆层9a如图14所示部分保留的情况。这些情况的优点在于形成在过孔10a中的覆层9b具有如最初提到的实施例的改进耐电迁移性所需的膜厚。
上述实施例的目的不在于限制本发明的范围。可以改进层间绝缘膜10的结构，且用硫酸钴取代氯化钴可以改进电镀溶液的组分(CoWP)。
在不脱离本发明的精神和范围内可以对本发明进行各种变化和改进。

Claims (7)

1、一种半导体器件，包括：
层间绝缘膜，形成在第一金属线上；
第二金属线，通过嵌入在所述层间绝缘膜中而形成；
金属接触，通过嵌入在所述层间绝缘膜中而形成，用于连接在所述第一金属线和所述第二金属线之间；
第一覆层，形成在所述第一金属线与所述金属接触之间；和
阻隔金属层，形成在所述第二金属线与所述层间绝缘膜之间，用于防止在所述第二金属线中的金属扩散。
2、如权利要求1所述的半导体器件，还包括：
第二覆层，形成在所述第一金属线顶部除已经形成第一覆层外的区域。
3、如权利要求2所述的半导体器件，其中所述第一覆层和所述第二覆层由同样材料形成。
4、一种制造半导体器件的方法，包括如下步骤：
在其上形成有第一金属线的衬底上形成层间绝缘膜；
在所述层间绝缘膜中形成到达所述第一金属线的过孔；
选择性地仅在所述过孔的底部形成第一覆层；
在所述过孔的内壁上形成阻隔金属层；和
在所述过孔中嵌入金属层。
5、如权利要求4所述的制造半导体器件的方法，其中所述形成第一覆层的步骤是通过采用无电镀选择性地仅在暴露在过孔底部的第一金属线上形成所述覆层的方式进行的。
6、如权利要求4所述的制造半导体器件的方法，其中
形成所述过孔的步骤是通过到达第一金属线的过孔和与过孔连接的线槽形成在层间绝缘膜中的方式进行的，
形成所述阻隔金属层的步骤是通过阻隔金属层形成在所述过孔和线槽内壁上的方式进行的，且
嵌入金属层的步骤是通过金属层嵌入在过孔和线槽中的方式进行的。
7、如权利要求4所述的制造半导体器件的方法，还包括在形成层间绝缘膜的步骤之前选择性地仅在所述第一金属线顶部形成第二覆层的步骤。
CNA2006100061617A 2005-01-26 2006-01-25 半导体器件及其制造方法 Pending CN1819178A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005018367A JP2006210508A (ja) 2005-01-26 2005-01-26 半導体装置およびその製造方法
JP018367/05 2005-01-26

Publications (1)

Publication Number Publication Date
CN1819178A true CN1819178A (zh) 2006-08-16

Family

ID=36695932

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100061617A Pending CN1819178A (zh) 2005-01-26 2006-01-25 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US20060163739A1 (zh)
JP (1) JP2006210508A (zh)
KR (1) KR20060086306A (zh)
CN (1) CN1819178A (zh)
TW (1) TWI290736B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681555A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构
CN104900583A (zh) * 2014-03-06 2015-09-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550786B2 (ja) * 2006-08-21 2010-09-22 株式会社東芝 半導体装置の製造方法
JP5175059B2 (ja) 2007-03-07 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9385034B2 (en) * 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
US8080473B2 (en) * 2007-08-29 2011-12-20 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
US7834457B2 (en) * 2008-02-28 2010-11-16 International Business Machines Corporation Bilayer metal capping layer for interconnect applications
WO2009134386A1 (en) * 2008-04-30 2009-11-05 Advanced Micro Devices, Inc. Method of reducing erosion of a metal cap layer during via patterning in semiconductor devices
DE102008021568B3 (de) * 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
JP4675393B2 (ja) * 2008-05-12 2011-04-20 パナソニック株式会社 半導体装置および半導体装置の製造方法
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US20100282758A1 (en) * 2009-05-08 2010-11-11 Gm Global Technology Operations, Inc. Interlocking Hollow Tanks
US8609540B2 (en) * 2011-06-20 2013-12-17 Tessera, Inc. Reliable packaging and interconnect structures
KR102582671B1 (ko) 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
US10727111B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufaturing Co., Ltd. Interconnect structure
US10636673B2 (en) 2017-09-28 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
CN110838464B (zh) * 2018-08-16 2023-04-25 联华电子股份有限公司 金属内连线结构及其制作方法
US20220344205A1 (en) 2019-09-25 2022-10-27 Tokyo Electron Limited Substrate liquid processing method and substate liquid processing apparatus
US20230055960A1 (en) 2020-02-20 2023-02-23 Tokyo Electron Limited Substrate liquid processing method and substrate liquid processing apparatus
TWI751819B (zh) 2020-12-02 2022-01-01 華邦電子股份有限公司 半導體裝置之製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380560A (en) * 1992-07-28 1995-01-10 International Business Machines Corporation Palladium sulfate solution for the selective seeding of the metal interconnections on polyimide dielectrics for electroless metal deposition
US6849923B2 (en) * 1999-03-12 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
US6576562B2 (en) * 2000-12-15 2003-06-10 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device using mask pattern having high etching resistance
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
JP3778174B2 (ja) * 2003-04-14 2006-05-24 ソニー株式会社 半導体装置及びその製造方法
US7361991B2 (en) * 2003-09-19 2008-04-22 International Business Machines Corporation Closed air gap interconnect structure
US20060001170A1 (en) * 2004-07-01 2006-01-05 Fan Zhang Conductive compound cap layer
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681555A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构
CN103681555B (zh) * 2012-08-29 2016-10-05 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构
CN104900583A (zh) * 2014-03-06 2015-09-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN104900583B (zh) * 2014-03-06 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法

Also Published As

Publication number Publication date
US20060163739A1 (en) 2006-07-27
TWI290736B (en) 2007-12-01
TW200710966A (en) 2007-03-16
JP2006210508A (ja) 2006-08-10
KR20060086306A (ko) 2006-07-31

Similar Documents

Publication Publication Date Title
CN1819178A (zh) 半导体器件及其制造方法
US10943867B2 (en) Schemes for forming barrier layers for copper in interconnect structures
US6528884B1 (en) Conformal atomic liner layer in an integrated circuit interconnect
US6528409B1 (en) Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US7317253B2 (en) Cobalt tungsten phosphate used to fill voids arising in a copper metallization process
US8178437B2 (en) Barrier material and process for Cu interconnect
CN1623228A (zh) 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
CN101038905A (zh) 具有阻挡层冗余特征的互连结构
US20070048991A1 (en) Copper interconnect structures and fabrication method thereof
US6893955B1 (en) Manufacturing seedless barrier layers in integrated circuits
US20040224500A1 (en) Method of forming metal line of semiconductor device
CN101051632A (zh) 互连结构及其制造方法
CN1797763A (zh) 集成电路及其制造方法
KR100667905B1 (ko) 반도체 소자의 구리 금속배선 형성방법
KR100866138B1 (ko) 반도체 소자의 배선 및 그의 형성방법
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US6479898B1 (en) Dielectric treatment in integrated circuit interconnects
JP2006196642A (ja) 半導体装置およびその製造方法
US6445070B1 (en) Coherent carbide diffusion barrier for integrated circuit interconnects
US6462417B1 (en) Coherent alloy diffusion barrier for integrated circuit interconnects
US6455938B1 (en) Integrated circuit interconnect shunt layer
CN1992177A (zh) 半导体器件的薄膜和金属线的制造方法
TW541651B (en) Copper interconnect damascene fabrication process of semiconductor device
KR101096444B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20060816