CN1818882A - 容错系统、其中所用的控制装置、访问控制方法及控制程序 - Google Patents
容错系统、其中所用的控制装置、访问控制方法及控制程序 Download PDFInfo
- Publication number
- CN1818882A CN1818882A CN200510121729.5A CN200510121729A CN1818882A CN 1818882 A CN1818882 A CN 1818882A CN 200510121729 A CN200510121729 A CN 200510121729A CN 1818882 A CN1818882 A CN 1818882A
- Authority
- CN
- China
- Prior art keywords
- access
- visit
- synchronization
- data
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 17
- 230000001360 synchronised effect Effects 0.000 claims abstract description 30
- 239000000872 buffer Substances 0.000 claims abstract description 14
- 238000012545 processing Methods 0.000 claims abstract description 12
- 230000007246 mechanism Effects 0.000 claims description 14
- 238000012217 deletion Methods 0.000 claims description 9
- 230000037430 deletion Effects 0.000 claims description 9
- 230000008054 signal transmission Effects 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 abstract 1
- 230000009471 action Effects 0.000 description 16
- 230000006870 function Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
- G06F11/1645—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components and the comparison itself uses redundant hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1683—Temporal synchronisation or re-synchronisation of redundant processing components at instruction level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
在构成容错系统的两个系统中，路由器(113)，在从CPU (111)向IO设备(123)的访问数据包中，赋予包括访问源以及访问目的地的ID码，和是否是同步访问的同步信息的标记信息。访问比较部(133)，具备：将来自CPU(111)的数据包分别保持在每个系统中的缓冲器(134、135)；基于向缓冲器(134、135)内的数据包所赋予的标记信息，判断数据包是否是同步访问的标记检查部(136)；在数据包为同步访问时，来自一方的系统的访问数据包向IO IF(121a)输出，删除来自剩余的系统的访问数据包的比较部(137)。从而，在容错系统中，可实现与处理器的同步/非同步状态对应的访问处理。
Description
技术领域
本发明涉及一种容错系统、该容错系统所用的控制装置、访问控制方法以及控制程序，尤其涉及由用于在计算机系统中实现容错的处理器对IO设备的访问控制。
背景技术
目前已知，在计算机系统中，使构成计算机硬件的CPU(中央处理单元)、存储器、PCI(外围元件连接)、磁盘、电源等所有元件多重化(例如，二重化或三重化)，即使任一个元件发生故障都不会停止计算机系统，而可连续工作的容错计算机系统(以下称为“容错系统”)。
在容错系统中，被多重化的多个CPU(处理器)通常一边取得同步，一边在相同的时刻执行同一动作(将该现象称为“锁步(lock step)同步”)。这种以锁步同步执行同一动作的多个CPU，即使在某个CPU发生了故障的情况下，剩下的CPU也能够继续正常工作。为此，容错系统不对由CPU执行的操作系统(OS)或应用软件等软件动作产生影响，能够继续工作。
作为这样的容错系统的现有技术，专利文献1公开了按锁步同步执行指令的装置和方法，另外专利文献2公开了对容错服务器中的大规模记录设备访问的装置和方法，专利文献3公开了由包括通过锁步同步动作的处理器的多个处理装置间的存储器部分拷贝的高速再同步的技术，专利文献4公开了具有在两个系统间按锁步同步同时处理同一指令的CPU和输入输出(IO)设备之间，用自他系统对数据包进行路由选择的路由器的结构。
专利文献1：美国专利申请公开第2002/0152418号说明书；
专利文献2：美国专利申请公开第2002/0152419号说明书；
专利文献3：美国专利5953742号说明书；
专利文献4：美国专利第5751932号说明书。
优选在上述容错系统中，多个CPU为非同步状态时，将从各CPU发出的访问作为个别的访问进行处理，同时多个CPU在处于锁步同步状态的情况下，将从各CPU发出的访问作为单一的访问进行处理。但是，在上述现有例子中，未必实现对应于这样的CPU的同步和非同步状态的访问处理。
发明内容
本发明正是鉴于上述现有技术而提出的，其目的在于，在容错系统中实现与处理器的同步/非同步状态对应的访问处理。
为了实现上述目的，有关本发明的容错系统，具备由互相相同的计算机硬件构成的多个系统，其特征在于，所述的多个系统具有：处理器部，在自他系统之间能以锁步同步状态运行；输入输出部，与所述处理器部连接；控制部，在所述处理器部和所述输入输出部之间连接；和信号传送路径，介由所述控制部，相互连接在所述自他系统之间，所述控制部具备：标记赋予机构，在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态时所发出的是否是同步访问数据的同步信息；缓冲机构，将所述处理器部的访问数据分别保持在每个所述自他系统中；同步判定机构，基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据；和处理机构，当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据。
在本发明中，所述是否是同步访问数据的判别信息，与所述访问源的识别信息一体地组合构成，在是所述同步访问数据的情况下，所述访问源的识别信息设定为在外表上完全相同，在不是所述同步访问数据的情况下，所述访问源的识别信息分别设定。
有关本发明的容错系统所用的控制装置，其中容错系统具备具有互相相同的处理器部和输入输出部的多个系统，具备：标记赋予机构，在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态下发出的是否是同步访问数据的同步信息；缓冲机构，将来自所述处理器部的访问数据分别保持在每个所述自他系统中；同步判定机构，基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据；和处理机构，当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据。
有关本发明的容错系统所用的访问控制方法，其中容错系统具备具有彼此相同的处理器部和输入输出部的多个系统，其特征在于，具备下述步骤：在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态下发出的是否是同步访问数据的同步信息的步骤；将来自所述处理器部的访问数据分别保持在每个所述自他系统中的步骤；基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据的步骤；和当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据的步骤。
有关本发明的容错系统所用的控制程序，其中容错系统具备具有彼此相同的处理器部和输入输出部的多个系统，其特征在于，在计算机中执行以下步骤：在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部处于所述锁步同步状态时所发出的是否是同步访问数据的同步信息的步骤；将来自所述处理器部的访问数据分别保持在每个所述自他系统中的步骤；基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据的步骤；当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据的步骤。
发明效果
根据本发明，能够在容错系统中实现与处理器的同步/非同步状态对应的访问处理。
其次，参考附图，对用于实施有关本发明的容错系统、该容错系统所用的控制装置、访问控制方法以及控制程序的最佳方式进行详细地说明。
附图说明
图1是表示有关本发明实施例的容错系统的整体结构的概略框图。
图2是说明在锁步同步之前的状态下，由#0系统的CPU对#0系统的IO设备进行的访问动作的图。
图3是说明在锁步同步之前的状态下，由#1系统的CPU对#0系统的IO设备进行的访问动作的图。
图4是说明在锁步同步中进行的访问动作的图。
图5是表示有关本发明实施例的容错系统的主要部件结构的概略框图。
图6是说明赋予访问数据包的标记中的CPU同步信息所具有的访问源ID码的设置例子的图。
图7是说明由FT控制器内的访问比较部所进行的标记检查处理的概略流程图。
图中：110-CPU子系统；111-CPU；112-存储器；113-存储控制器；114-CPU总线I/F路由器；120-IO子系统；121-IO控制器；121a-IO I/F；122-IO桥(bridge)；123-IO设备；124-传统IO桥；125-ROM；130-FT控制器；131-状态管理部；132-中断控制部；133-访问比较部；134、135-缓冲器；136-标记检查部；137-比较部；140-交联。
具体实施方式
图1表示根据本发明实施例的容错系统的基本结构。
图1中示出的容错系统(也叫作“容错计算机”，“容错设备”等)，由于适用于作为由彼此相同的计算机硬件构成的多个系统构成多重化计算机系统的二重化计算机系统，所以具有两个系统100、100，即“#0系统”和“#1系统”。图1的例子中，相互独立的#0系统和#1系统构成单独的容错系统。在下面的说明中，根据需要，以两个系统100、100中的一个(例如，#0系统)作为“自系统(自系)”，另一个作为“他系统(他系)”(例如，#1系统)来区别使用。
如图所示，各系统100、100具有构成处理器部的CPU子系统110、构成输入输出部的IO(Input Output：输入输出)子系统120、连接CPU子系统110和IO子系统120的FT(容错)控制器130以及相互连接自他系统间的CPU子系统110和IO子系统120的作为信号传送路径的交联(cross line)140、140。在本实施例中，FT控制器130与CPU子系统110和IO子系统120内的各种控制器(下述的存储控制器113、IO控制器121)一起，作为容错系统内的插板式控制器(board controller)(控制装置)101。
通过FT控制器130，自系统内的CPU子系统110和IO子系统120可以相互访问。而且，通过自系统的FT控制器110、交联140以及他系统的FT控制器110，自系统的CPU子系统110和他系统的IO子系统120可以相互访问。
CPU子系统110具有CPU111、构成该CPU111的主存储的存储器112、在CPU111和存储器112之间通过CPU总线连接的存储控制器113。自他系统的CPU子系统110、110之间通过各存储控制器113、113来连接。
自他系统的CPU子系统110、110相互锁步同步地在相同的动作时刻进行同一动作，当由于检测出的硬件故障断开服务中的CPU子系统110时，同一动作中的CPU子系统110仍继续这样工作。
由于CPU子系统110的CPU111所执行的软件产生的镜象法(ミラ一リング)处理，IO子系统120构成为在两系统100、100之间具有冗余性。在图1的例子中包括，用于连接CPU111和IO设备126的多个(图中的例子是两个)IO控制器121、121，以及DMA/共享资源控制器(图中未示出)，该DMA/共享资源控制器包括用于在自他系统之间CPU子系统110、110的二重化且用于拷贝两个存储器112、112主存储区域内容的DMA(Direct Memory Access)控制器和用于具有在两系统100、100之间进行信息共享的共享存储器与系统之间的通信功能的共享资源控制器。
在两个IO控制器121、121中的一个，通过IO桥122连接图中未示出的硬盘驱动器(HDD)等IO设备123，另外，在另一个，通过传统IO桥124连接ROM125。各IO控制器121、121分别由自系统的CPU子系统110、他系统的CPU子系统110访问。IO桥123可以示例为，例如PCI(peripheral Component Interconnect)总线、USB(Univeral Serial Bus)、IEEE(Institute of Electrical and Electronic Engineers)1394等接口桥，此外传统IO桥124可能示例为，例如PS(Personal System)/2端口和RS-232C(Recommended Standard 232version C)端口等的接口桥。
这里，将对用于实现本实施例的容错的访问控制原理进行说明。
本实施例是关于，在冗余CPU结构中，利用在冗余CPU111、111之间共享IO设备123的容错系统，由CPU111对IO设备123进行访问的控制，该冗余CPU结构中两个系统100、100的各CPU111、111一边取得锁步同步，一边在同一时刻动作。这里，由锁步同步时的各CPU111、111对IO设备123进行的访问全部相同，实质上等价于由一个CPU111进行的访问。
图2说明了在锁步同步之前的状态下，由#0系统的CPU111对#0系统的IO设备123进行的访问动作，图3说明了在锁步同步之前的状态下，由#1系统的CPU111对#0系统的IO设备123进行的访问动作，图4说明了在锁步同步中进行的访问动作。
如图2和图3所示，在锁步同步之前的状态下，为了在CPU111对IO设备123进行访问的情况下，用于冗余化的各CPU111进行完全不同的动作，IO设备123对应于来自各CPU111的访问请求A1、A3，返回不同内容或不同时刻的访问响应(回答)A2、A5。
另一方面，如图4所示，在处于锁步同步动作的状态下，对于由多个CPU111对IO设备123进行访问的请求，作为统一的访问请求，在此需要将来自相应的IO设备123的单一访问响应(回答)返回到所有的CPU111中。
也就是说，在容错系统中，根据从锁步同步之前的状态到锁步同步动作的状态的转换时的转换事件，多个CPU111的访问必须改变处理，以使从多个CPU111的每一个的个别访问开始，所有CPU111的访问变为单一的访问。并且，在来自容错系统中CPU111的访问比较处理中，只在必须将各CPU111的访问作为单一访问形式进行处理的情况下，必须对各CPU111的输出进行比较。
在此，在本实施例中，为了实现以上这些对应于CPU111同步/非同步状态的访问处理，向各访问数据包中，加入访问源和访问目的地的ID(Source ID和Destination ID)标记，并在发出访问的时该追加判断是同步状态还是非同步状态的标记。此种情况下，同步状态的判定，可通过由各系统100、100管理的各状态信息得到。
图5示出了用于实施上述访问控制的容错系统的主要部分结构。
图5所示的容错系统中，在功能上，在存储控制器113内设置有具有本发明标记提供装置以及执行与其对应的处理步骤的功能的CPU总线I/F(接口)路由器(下面仅简称为“路由器”)114，在FT控制器130内设置有具有本发明同步判定机构/处理机构以及执行与此相对应的处理步骤的功能的各部分，即状态管理部131、中断控制部132以及访问比较部133；在IO控制部121内设置有IO I/F121a。
路由器114，对在CPU子系统110内的CPU总线I/F、存储器112的主存储区域以及外部IO设备123之间进行访问的访问数据包进行路由选择。另外，该路由器114，在要求对访问数据包的读取请求(read request)等作出响应(回答)的情况下，对各访问数据包赋予用于明示该响应目的地的标记信息。
访问比较部133包括：暂时存储从自系统CPU111经由路由器114传送的访问数据包的缓冲器134；暂时存储从他系统的CPU111经由路由器114传送的访问数据包的缓冲器135；检查付与两缓冲器134、135内的访问数据包的标记信息并判定数据包是在两CPU111、111同步状态下发出的同步访问还是在非同步状态下发出的非同步访问的标记检查部136；以及比较两缓冲器134、135内的访问数据包并进行错误检测的比较部137。
关于由标记检查部136判断为同步访问的访问数据包，如果访问比较结果相同，则比较部137将来自一系统100的访问作为冗余访问而删除，而剩下一侧的系统100的访问输出到IO I/F121a。另外，如果访问比较结果不相同，则根据来自系统100内所保持的工作履历信息(例如，提供服务的系统(控制系统、有源系统)、或待机的系统(待机系统，备用系统)的信息，和基于这些信息的工作履历等)，预先保留来自可靠性高的系统100的访问，将来自剩下的系统100的访问作为冗余的数据包而删除。
在由于访问比较结果不相同而删除访问或IO设备123发生故障等原因，而没有返回对CPU111响应的数据包的情况下，中断控制部132根据定时功能在一定时间后进行访问的异常中断响应。
状态管理部131管理系统的同步状态信息，CPU111和IO设备123之间能否访问的信息，系统的连接·断开信息，以及系统的可靠性信息。
IO I/F121a，由于具有作为系统100和外部IO设备123之间的接口的功能，因此控制访问数据包的输入输出。
接下来，将说明本实施例的动作。
首先，将CPU111向IO设备123访问的数据包输入CPU总线I/F路由器114中。此时，将包括从状态管理部131输出的CPU111的同步状态信息的状态信息也输入到CPU总线I/F路由器114中。
接下来，在CPU总线I/F路由器114中对来自CPU111的访问数据包进行标记赋予。除了识别访问目的地(Destination)的ID信息，和识别访问端点(access end point)，即访问源(Source)的ID(identification)信息，在标记中写入来自状态管理部131的CPU111的同步状态信息。
在此，本实施例中使用将CPU111的同步信息和访问端点的访问源ID信息组合的信息。即设置为，来自#0系统的CPU111和#1系统的CPU111访问时赋予的标记，如上所述，同步情况下在各CPU111、111之间赋予同一访问源ID码(Source ID)，还有非同步情况下在各CPU111、111之间赋予个别的访问源ID码。
图6是表示赋予访问数据包的标记信息内的CPU同步信息所具有的访问源ID码(Source ID)的设置例子。在图6的例子中，#0系统的CPU111中，分别设置为同步情况下Source ID＝Sync CPU，非同步情况下SourceID＝CPU 0。相对地，#1系统的CPU111，分别设置为同步情况下与#0系统相同，为Source ID＝Sync CPU，非同步情况下与#0系统不同，为Source ID＝CPU 1。
提供标记的访问数据包被输入到FT控制器130内的访问比较部133中，该标记具有上述CPU同步信息所具有的访问源ID码。
图7示出了访问比较部133的处理的流程图。
在访问比较部133中，当来自CPU总线I/F路由器114的访问数据包到达时(步骤S1)，一旦保持在比较部137前段的缓冲器134、135中，由标记检查部136检查所保持的访问数据包的标记信息，由此根据标记信息判断是同步访问还是非同步访问(步骤S2)。
其结果，在非同步访问的情况下，在访问比较部133中不进行比较，并向IO I/F121a注入访问数据包(步骤S7)。
另一方面，在同步访问的情况下，确定他系统的CPU111所对应的访问数据包是否到达(步骤S3)，直到准备好同步访问所对应的访问数据包前，由中断控制部132通过定时等待一段时间(步骤S3：否，步骤S5：否)。因此，在一定时间内准备好数据包的时刻(步骤S3：是)，在比较部137中进行访问数据包的比较(步骤S4)，删除冗余数据包，向IO I/F121a注入一个访问数据包(步骤S6、S7)。
例如，如果两个访问数据包相同，则将来自一个系统100的访问作为冗余访问而删除，将来自剩下一侧的系统100的访问输出到IO I/F121a。另外，如果两个访问数据包不相同，则如上所述地根据系统100内所保持的工作履历信息等预先保留可靠性高的访问数据包并输出，将剩下的来自系统100的访问作为冗余数据包而删除。
另一方面，上述步骤S3、S5中在一定时间内同步访问所对应的访问数据包不一致，并在超时(timeout)时(步骤S3：否，步骤S5：是)的情况下，不执行上述步骤S4的处理(访问数据包比较)，而转移到步骤S6、S7的处理。
当上述步骤S7中向IO I/F121a输出访问数据包时，IO I/F121a在返回对所接收访问作出的响应的情况下，指定并返回各访问数据包的访问源码(Source ID)。因此，通过FT控制器130经由两系统100、100的各路由器113、113将访问响应传送到各CPU111、111中。
因此，根据本实施例，各CPU111、111为非同步状态时，将从各个CPU111、111发出的访问作为个别的访问进行处理，同时在各CPU111、111处于锁步同步状态的情况下，能够将从各CPU111、111发出的访问作为单一的访问进行处理，从而，在容错系统中能够实现与CPU111同步/非同步状态相对应的访问处理。
还有，在本实施例中虽然分别在存储控制器113中设置路由器114，在FT控制器130内设置状态管理部131、中断控制部132以及访问比较部133，在IO控制器121内设置IO I/F121a，但是这仅是功能方面的结构，可以实现相同功能的结构就可以，并不局限于此，其它结构也可以。例如，也可以在1个控制器中配置所有的结构。
此外，虽然上述实施例中例示了作为容错系统的二重化计算机系统，但本发明并不局限于此，也可以适用于例如三重化等多重化的情况。
Claims (8)
1、一种容错系统，具备由互相相同的计算机硬件构成的多个系统，
所述多个系统具有：
处理器部，在自他系统之间能以锁步同步状态运行；
输入输出部，与所述处理器部连接；
控制部，在所述处理器部和所述输入输出部之间连接；和
信号传送路径，介由所述控制部，相互连接在所述自他系统之间，
所述控制部具备：
标记赋予机构，在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态时所发出的是否是同步访问数据的同步信息；
缓冲机构，将来自所述处理器部的访问数据分别保持在每个所述自他系统中；
同步判定机构，基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据；和
处理机构，当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据。
2、根据权利要求1所述的容错系统，其特征在于，
所述是否是同步访问数据的判别信息，与所述访问源的识别信息一体地组合构成，在是所述同步访问数据的情况下，所述访问源的识别信息设定为在外表上完全相同，在不是所述同步访问数据的情况下，所述访问源的识别信息分别设定。
3、一种容错系统所用的控制装置，其中容错系统具备多个系统，其具有互相相同的处理器部和输入输出部，具备：
标记赋予机构，在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态下发出的是否是同步访问数据的同步信息；
缓冲机构，将来自所述处理器部的访问数据分别保持在每个所述自他系统中；
同步判定机构，基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据；和
处理机构，当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据。
4、根据权利要求3所述的容错系统所用的控制装置，其特征在于，
所述是否是同步访问数据的判别信息，与所述访问源的识别信息一体地组合构成，在是所述同步访问数据的情况下，所述访问源的识别信息设定为在外表上完全相同，在不是所述同步访问数据的情况下，所述访问源的识别信息分别设定。
5、一种容错系统所用的访问控制方法，其中容错系统具备多个系统，其具有互相相同的处理器部和输入输出部，具备：
在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部在处于所述锁步同步状态时发出的是否是同步访问数据的同步信息的步骤；
将来自所述处理器部的访问数据分别保持在每个所述自他系统中的步骤；
基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据的步骤；和
当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据的步骤。
6、根据权利要求5所述的容错系统所用的访问控制方法，其特征在于，
所述是否是同步访问数据的判别信息，与所述访问源的识别信息一体地组合构成，在是所述同步访问数据的情况下，所述访问源的识别信息设定为在外表上完全相同，在不是所述同步访问数据的情况下，所述访问源的识别信息分别设定。
7、一种容错系统所用的控制程序，其中容错系统具备多个系统，其具有互相相同的处理器部和输入输出部，
使计算机执行以下步骤：
在从所述处理器部向所述输入输出部访问的访问数据中，赋予标记信息，包括访问源及访问目的地的识别信息，和所述处理器部处于所述锁步同步状态时所发出的是否是同步访问数据的同步信息的步骤；
将来自所述处理器部的访问数据分别保持在每个所述自他系统中的步骤；
基于向所述缓冲机构内的所述访问数据所赋予的标记信息，判定该访问数据是否是所述同步访问数据的步骤；
当所述访问数据是所述同步访问数据时，向所述输入输出部输出来自所述多个系统内、任一个系统的访问数据，而删除来自剩余系统的访问数据的步骤。
8、根据权利要求7所述的容错系统所用的控制程序，其特征在于，
所述是否是同步访问数据的判别信息与所述访问源的识别信息一体地组合构成，在是所述同步访问数据的情况下，所述访问源的识别信息设定为在外表上完全相同，在不是所述同步访问数据的情况下，所述访问源的识别信息分别设定。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004369379 | 2004-12-21 | ||
| JP2004369379A JP4168403B2 (ja) | 2004-12-21 | 2004-12-21 | フォールトトレラントシステム、これで用いる制御装置、アクセス制御方法、及び制御プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1818882A true CN1818882A (zh) | 2006-08-16 |
Family
ID=36084313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510121729.5A Pending CN1818882A (zh) | 2004-12-21 | 2005-12-19 | 容错系统、其中所用的控制装置、访问控制方法及控制程序 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7539897B2 (zh) |
| EP (1) | EP1675004A3 (zh) |
| JP (1) | JP4168403B2 (zh) |
| CN (1) | CN1818882A (zh) |
| AU (1) | AU2005246984A1 (zh) |
| CA (1) | CA2530921A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102360311A (zh) * | 2010-05-12 | 2012-02-22 | 瑞萨电子株式会社 | 计算机系统 |
| CN102939591A (zh) * | 2010-04-15 | 2013-02-20 | 吉林克斯公司 | 用于锁步同步的系统和方法 |
| CN103106176A (zh) * | 2011-11-15 | 2013-05-15 | 通用电气航空系统有限责任公司 | 提供高完整性处理的方法 |
| CN110462603A (zh) * | 2017-03-28 | 2019-11-15 | 株式会社电装 | 微型计算机 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006178616A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントシステム、これで用いる制御装置、動作方法、及び動作プログラム |
| JP4168403B2 (ja) * | 2004-12-21 | 2008-10-22 | 日本電気株式会社 | フォールトトレラントシステム、これで用いる制御装置、アクセス制御方法、及び制御プログラム |
| US7496786B2 (en) * | 2006-01-10 | 2009-02-24 | Stratus Technologies Bermuda Ltd. | Systems and methods for maintaining lock step operation |
| JP5013309B2 (ja) * | 2006-08-18 | 2012-08-29 | 日本電気株式会社 | フォールトトレラントコンピュータ、そのトランザクション同期制御方法 |
| WO2008066039A1 (fr) * | 2006-11-28 | 2008-06-05 | Brother Kogyo Kabushiki Kaisha | Système d'informations à marqueurs radio |
| WO2008120352A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 情報処理装置、エラー処理方法 |
| US8064824B2 (en) * | 2007-07-03 | 2011-11-22 | Atc Technologies, Llc | Systems and methods for reducing power robbing impact of interference to a satellite |
| FR2925191B1 (fr) * | 2007-12-14 | 2010-03-05 | Thales Sa | Architecture de traitement numerique a haute integrite a multiples ressources supervisees |
| JP2013088826A (ja) * | 2011-10-13 | 2013-05-13 | Hitachi Ltd | 冗長系システムにおけるデータ入力方式 |
| US9146835B2 (en) * | 2012-01-05 | 2015-09-29 | International Business Machines Corporation | Methods and systems with delayed execution of multiple processors |
| JP5772911B2 (ja) | 2013-09-27 | 2015-09-02 | 日本電気株式会社 | フォールトトレラントシステム |
| US9641287B2 (en) | 2015-01-13 | 2017-05-02 | Honeywell International Inc. | Methods and apparatus for high-integrity data transfer with preemptive blocking |
| JP6554048B2 (ja) * | 2016-02-29 | 2019-07-31 | 株式会社日立製作所 | 表示装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163148A (en) * | 1989-08-11 | 1992-11-10 | Digital Equipment Corporation | File backup system for producing a backup copy of a file which may be updated during backup |
| US5790776A (en) * | 1992-12-17 | 1998-08-04 | Tandem Computers Incorporated | Apparatus for detecting divergence between a pair of duplexed, synchronized processor elements |
| US6157967A (en) * | 1992-12-17 | 2000-12-05 | Tandem Computer Incorporated | Method of data communication flow control in a data processing system using busy/ready commands |
| US5751932A (en) * | 1992-12-17 | 1998-05-12 | Tandem Computers Incorporated | Fail-fast, fail-functional, fault-tolerant multiprocessor system |
| US5953742A (en) * | 1996-07-01 | 1999-09-14 | Sun Microsystems, Inc. | Memory management in fault tolerant computer systems utilizing a first and second recording mechanism and a reintegration mechanism |
| EP1029267B1 (en) * | 1997-11-14 | 2002-03-27 | Marathon Technologies Corporation | Method for maintaining the synchronized execution in fault resilient/fault tolerant computer systems |
| JP2000298594A (ja) | 1999-04-13 | 2000-10-24 | Nec Corp | フォールトトレラント制御方法および冗長コンピュータシステム |
| US6928583B2 (en) * | 2001-04-11 | 2005-08-09 | Stratus Technologies Bermuda Ltd. | Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep |
| US6971043B2 (en) * | 2001-04-11 | 2005-11-29 | Stratus Technologies Bermuda Ltd | Apparatus and method for accessing a mass storage device in a fault-tolerant server |
| US7178058B2 (en) * | 2002-08-30 | 2007-02-13 | Nec Corporation | Fault tolerant computer and transaction synchronization control method |
| JP4155088B2 (ja) | 2003-04-18 | 2008-09-24 | 日本電気株式会社 | 情報処理装置 |
| JP4492035B2 (ja) | 2003-04-21 | 2010-06-30 | 日本電気株式会社 | データ処理装置 |
| JP4168403B2 (ja) * | 2004-12-21 | 2008-10-22 | 日本電気株式会社 | フォールトトレラントシステム、これで用いる制御装置、アクセス制御方法、及び制御プログラム |
-
2004
- 2004-12-21 JP JP2004369379A patent/JP4168403B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-19 CN CN200510121729.5A patent/CN1818882A/zh active Pending
- 2005-12-20 CA CA002530921A patent/CA2530921A1/en not_active Abandoned
- 2005-12-20 EP EP05027907A patent/EP1675004A3/en not_active Withdrawn
- 2005-12-20 US US11/311,151 patent/US7539897B2/en not_active Expired - Fee Related
- 2005-12-21 AU AU2005246984A patent/AU2005246984A1/en not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102939591A (zh) * | 2010-04-15 | 2013-02-20 | 吉林克斯公司 | 用于锁步同步的系统和方法 |
| CN102939591B (zh) * | 2010-04-15 | 2015-03-25 | 吉林克斯公司 | 用于锁步同步的系统和方法 |
| CN102360311A (zh) * | 2010-05-12 | 2012-02-22 | 瑞萨电子株式会社 | 计算机系统 |
| CN102360311B (zh) * | 2010-05-12 | 2015-09-23 | 瑞萨电子株式会社 | 计算机系统 |
| CN103106176A (zh) * | 2011-11-15 | 2013-05-15 | 通用电气航空系统有限责任公司 | 提供高完整性处理的方法 |
| US9400722B2 (en) | 2011-11-15 | 2016-07-26 | Ge Aviation Systems Llc | Method of providing high integrity processing |
| CN103106176B (zh) * | 2011-11-15 | 2017-09-22 | 通用电气航空系统有限责任公司 | 提供高完整性处理的方法 |
| CN110462603A (zh) * | 2017-03-28 | 2019-11-15 | 株式会社电装 | 微型计算机 |
| CN110462603B (zh) * | 2017-03-28 | 2023-09-22 | 株式会社电装 | 微型计算机 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060149986A1 (en) | 2006-07-06 |
| JP2006178615A (ja) | 2006-07-06 |
| EP1675004A2 (en) | 2006-06-28 |
| AU2005246984A1 (en) | 2006-07-06 |
| JP4168403B2 (ja) | 2008-10-22 |
| US7539897B2 (en) | 2009-05-26 |
| EP1675004A3 (en) | 2010-09-01 |
| CA2530921A1 (en) | 2006-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1818882A (zh) | 容错系统、其中所用的控制装置、访问控制方法及控制程序 | |
| CN1264092C (zh) | 利用网络介质链接状态功能来提高计算机集群系统可用性的方法 | |
| US6081883A (en) | Processing system with dynamically allocatable buffer memory | |
| Kronenberg et al. | VAXcluster: A closely-coupled distributed system | |
| CN1212574C (zh) | 使用本地标识符的端节点分区 | |
| EP1830279B1 (en) | Network interface controlling lock operation and method of operating the network | |
| JP5363064B2 (ja) | ネットワーク・オン・チップ（ｎｏｃ）上のソフトウェア・パイプライン化の方法、プログラムおよび装置 | |
| CN1520564A (zh) | 镜像网络数据以建立虚拟存储区域网络 | |
| US20070288938A1 (en) | Sharing data between partitions in a partitionable system | |
| CN101051945A (zh) | 用于管理逻辑分区数据处理系统中的适配器的方法和系统 | |
| JPH086854A (ja) | アウトボードファイルキャッシュ外部処理コンプレックス | |
| CN102724035B (zh) | 一种加密卡的加解密方法 | |
| CN1647054A (zh) | 网络设备驱动体系结构 | |
| CN1270250C (zh) | 提高串行存储设备的可靠性和可伸缩性的方法及装置 | |
| CN1703881A (zh) | 集成电路和建立事务处理的方法 | |
| CN1818890A (zh) | 用于实现卸载发起方功能的方法和系统 | |
| CN1794196A (zh) | 确保用于识别容错计算机中的异步原因的时间 | |
| US20100162271A1 (en) | Management of Process-to-Process Intra-Cluster Communication Requests | |
| US6944684B1 (en) | System for selectively using different communication paths to transfer data between controllers in a disk array in accordance with data transfer size | |
| CN102119508A (zh) | 将交换机层级结构后面的多功能设备呈现为单功能设备 | |
| US8108580B1 (en) | Low latency synchronous replication using an N-way router | |
| US20100162272A1 (en) | Management of Application to I/O Device Communication Requests Between Data Processing Systems | |
| JP4452023B2 (ja) | 分割されたコンピュータ・システムの１つの区画から他の区画にデータを転送する装置と方法 | |
| CN112867998B (zh) | 运算加速器、交换器、任务调度方法及处理系统 | |
| US20090292856A1 (en) | Interserver communication mechanism and computer system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |