CN102939591A - 用于锁步同步的系统和方法 - Google Patents

Abstract

本发明提供一种用于对第一电路（406、508、610）和第二电路（408、510、612）进行同步的方法和系统。发信号通知所述第一和第二电路，以各自产生各自的波形输出。确定在从所述第一与第二电路输出的所产生的波形之间的相位差。所述第一电路和/或第二电路的时钟（404、502、504、602、604）通过对应于所述确定的相位差的量而进行调整。响应于所述相位差小于阈值，发信号通知所述第一和第二电路以开始正常的运作。

Description

用于锁步同步的系统和方法

技术领域

本发明的实施例大体涉及同步电路领域。

背景技术

许多处理系统需要彼此分离的电路执行同步的操作。例如，在需要高度可靠性的系统中，通常实施冗余电路，以并联地操作并且以锁步的方式进行同步。锁步是用于监视和验证系统运作的技术。在处理器锁步中，在系统启动期间将两个处理器同步到相同状态。同步之后，两个处理器的状态在不同时钟周期中是相同的。尽管处理器以相同的状态运作，但是称它们为锁步运作。处理器接收相同的输入，然后对每个处理器的输出进行监视和比较。如果遇到处理器输出之间的差异，那么将检测误差，然后可运用缓和技术。

在其他情况下也可运用锁步。例如，在共享存储器多处理器片上系统（SoC）中，两个或两个以上处理器在存储于共享存储器中的共同数据集合上运作。为了使处理器合适地工作，一般运用锁步同步来控制对共享存储器的访问。

在锁步同步中遇到的一个问题是由两个或两个以上同步的电路使用的时钟信号的同步。如果被同步的电路使用分离的时钟，那么这些时钟必须进行同步，以将这些电路初始化到共同状态。即使当由共同时钟进行驱动时，所产生的信号也可在不同的时间到达不同的部件，这是由于：不同的信号线长度；材料缺陷；或温度、电容和中间装置的变化。即使在实现了同步之后，时钟信号也不完全是稳定的并且在一定时间之后趋向于变得不同。此现象称为时钟漂移。即使在时钟同步之后，处理器指令执行也必须进行同步。

因此，作为同步过程的一部分，处理器指令必须进行同步。

随着运用于集成电路中的时钟信号频率增加，同步和保持锁步变得更困难。随着处理器在千兆赫范围中运作并且源振荡器以处理器频率的一部分运作，很难将两个或两个以上处理器调准为锁步。如果处理器是物理分离的，那么硅延迟和板延迟可加重此问题。

本发明的一项或多项实施例可解决一个或多个以上问题。

发明内容

在一项实施例中，提供一种对第一电路和第二电路进行同步的系统。所述系统可包含第一相位比较器，所述第一相位比较器具有耦合到第一电路的输出端的第一输入端以及耦合到第二电路的输出端的第二输入端。第一相位锁定回路电路可具有耦合到时钟源发生器的输入端，耦合到第一电路的时钟输入端的输出端，以及耦合到相位比较器输出端的控制输入端并且这些也可包含在所述系统中。第一相位比较器可经配置以可选择地以第一模式和第二模式运作。在此实施例中，当以第一模式运作时，第一相位比较器可确定从第一与第二电路输出的同步波形之间的第一相位差，并且可输出指示第一相位差的信号到第一相位锁定回路电路的控制输入端。响应于第一相位差小于选定值，第一相位比较器可输出信号到第一和第二电路，以指示第一和第二电路被同步并且进入第二模式。当以第二模式运作时，相位比较器可确定由第一与第二输入端接收的信号之间的第二相位差。响应于第二相位差小于选定值，相位比较器可输出信号到第一和第二电路，以指示第一和第二电路被同步。

在此实施例中，第一相位比较器可在启动时进入运作的第一模式。第一相位比较器可响应于从第一或第二电路中的一者接收的同步化请求，而进入运作的第一模式。当以第一模式运作时，第一相位比较器可发信号通知第一和第二电路以输出各自的同步波形。当以第二模式运作时，第一相位比较器可输出所确定的第二相位差到第一相位锁定回路电路的控制输入端。当以第二模式运作时，第一相位比较器可响应于第二相位差大于或等于选定值，而进入第一模式。

在此实施例中，第一相位比较器可进一步经配置以可选择地以第三模式运作。当以第二模式运作时，第一相位比较器可响应于来自所述电路中的一者的监视同步化请求信号，而进入第三模式。当以第三模式运作时，第一相位比较器可响应于来自所述电路中的一者的同步化请求信号，而进入第一模式。第一相位比较器可在启动时进入运作的第三模式。第一相位锁定回路电路可在第一电路内实施。同步波形可以是方波。同步波形可以是对大于三的二进制值进行编码的数字波形。在此实施例中，第一相位比较器可经配置以确定移位相位锁定回路频率的方向，并且输出所确定的方向到第一相位锁定回路电路的控制输入端。第二电路可具有时钟输入端，所述时钟输入端耦合到所述时钟源发生器或额外的时钟源发生器。

在此实施例中，所述系统可进一步包括：第二相位比较器，所述第二相位比较器具有耦合到第二电路输出端的第一输入端，和耦合到第三电路输出端的第二输入端；以及第二相位锁定回路电路，所述第二相位锁定回路电路具有耦合到第三电路时钟输入端的输出端，和耦合到第二相位比较器输出端的控制输入端。第二相位比较器可经配置以可选择地以第一模式或第二模式中的一个模式运作。当以第一模式运作时，第二相位比较器：确定由第二与第三电路输出的同步波形之间的第二相位差；输出指示第二相位差的信号到第二相位锁定回路电路的控制输入端；并且响应于第二相位差小于所述选定值：输出信号到第二和第三电路，以指示第二和第三电路被同步；并且进入第二模式。在此实施例中，当以第二模式运作时，第二相位比较器：确定由第二相位比较器的第一与第二输入端所接收的信号之间的第三相位差；并且响应于第三相位差小于选定值，输出信号到第二和第三电路，以指示第一和第二电路被同步。

在另一实施例中，提供一种用于对多个电路进行同步的系统。所述系统可包含相位比较器、第一电路和第二电路。第一电路可具有多个输出端，包含耦合到相位比较器的第一组输入端的一个或一个以上输出端。第二电路可具有多个输出端，包含耦合到相位比较器的第二组输入端的一个或一个以上输出端。所述系统可另外包含耦合到第一电路的一个或一个以上输入端的时序调整电路。相位比较器可确定第一组输入端与第二组输入端之间的时间偏移差。相位比较器可输出时间偏移差到时序调整电路。时序调整电路可响应于相位差，而调整输出到第一电路的所述一个或一个以上输入端的信号。

在此实施例中，时序调整电路可包含耦合到第一电路的所述一个或一个以上输入端的第一组可编程延迟电路；并且相位比较器可使用时间偏移差来调整第一组可编程延迟电路的延迟参数。所述系统可另外包括耦合到第一电路的所述一个或一个以上输出端的第二组输出可编程延迟电路；并且其中相位比较器可使用时间偏移差来调整第二组可编程延迟电路的延迟参数。第一时序调整电路可以是相位锁定回路电路，所述相位锁定回路电路具有：耦合到第一时钟源发生器的输入端；耦合到第一电路的时钟输入端的输出端；以及耦合到相位比较器输出端的控制输入端，并且相位锁定回路可使用时间偏移差来调整输出到时钟输入端的时钟信号。

在另外一实施例中，提供一种对第一电路和第二电路进行同步的方法。可发信号通知所述第一和第二电路，以产生各自的波形输出。可确定在从所述第一与第二电路输出的所述产生的波形之间的第一相位差。第一电路的时钟信号可通过对应于第一相位差的第一量而进行调整。响应于第一相位差小于阈值，可发信号通知第一和第二电路以开始正常的运作。

在此实施例中，所述方法可另外包括：通过确定来自第一与第二电路的所述产生的波形输出之间的第二相位差来监视第一和第二电路；以及通过对应于第二相位差的第二量来调整第一电路的时钟信号。

将了解，在以下详细描述及权利要求中将阐述各种其他实施例。

附图说明

本发明的一个或一个以上实施例的各方面和优点将通过查看以下详细说明和通过参考各图而变得显而易见，其中：

图1所示为根据本发明各实施例的通过处理器和比较器电路而实施的实例状态图的流程图；

图2所示为用于在校准模式时对处理器进行同步的过程的流程图；

图3所示为可根据本发明各实施例而使用的实例同步波形；

图4所示为根据本发明各实施例的用于对处理器进行同步的电路；

图5所示为根据本发明各实施例的用于对由分离的时钟信号源驱动的处理器进行同步的实例电路配置；

图6所示为用与每个处理器相关的可调整相位锁定回路进行同步的实例电路配置；

图7所示为图示在两个处理器与相位比较器之间的一种信号布置的电路的方框图；

图8所示为图示在两个处理器与相位比较器之间的另一种信号布置的电路的方框图；

图9所示为图示在两个处理器与相位比较器之间的另外一种信号布置的电路的方框图；

图10所示为根据本发明各实施例的用内部相位锁定回路电路来对处理器进行同步的电路配置；

图11所示为根据本发明各实施例的用图10所示的内部相位锁定回路电路来对处理器进行同步的电路配置，其中外部相位锁定回路电路用于时钟信号调整；

图12所示为根据本发明各实施例的在关键输入端和输出端上使用延迟电路来对处理器进行同步的实例电路配置；

图13所示为根据本发明各实施例的用于对三个处理器进行同步的电路的方框图；

图14所示为以星形配置布置的处理器同步电路；

图15所示为以菊花链式配置布置的处理器同步电路；

图16为根据本发明各实施例的可用于实施包含相位比较和相位锁定回路电路等数个部件的实例可编程集成电路的方框图；以及

图17为可用于实施本文所描述方法的实例计算布置的方框图。

具体实施方式

同步处理系统通常需要多个电路或处理器以锁步进行操作。锁步操作要求每个电路或处理器所使用的时钟最初是同步的。然后，在锁步操作期间必须维持同步。本发明的各实施例监视待同步的两个电路的一个或多个输出并且确定这些输出之间的相位差。在一项实施例中，相位比较器电路用于比较待同步的两个处理器的输出，并且确定相位差，所述相位差用于调整由处理器中的一者或两者使用的时钟。

图1所示为根据本发明各实施例的通过处理器和相位比较器电路而实施的实例状态图的流程图。在启动时（102），处理器140和相位比较器104进入各自的校准模式状态144和106。在校准模式时，处理器140产生同步化波形。相位比较器104接收并且比较每个处理器的至少一个输出，以确定处理器输出之间的相位差。相位比较器104基于相位差而调整由处理器中的一者所使用的时钟信号来执行同步。一旦经同步，相位比较器104通知处理器140它们被同步并且转变到维持锁步状态108。

在处理器140接收到同步通知之后，处理器转变为锁步运作状态146。在状态146时，处理器140继续正常的锁步处理器运作。当处理器140以状态146运作时，相位比较器以维持锁步状态108运作。在维持锁步状态时，相位比较器监视每个处理器140的至少一个输出并且比较所述输出以确定相位差。相位比较器104基于相位差而调整由处理器中的一者所使用的时钟信号来维持锁步同步。

如果所确定的相位差大于选定值，在一些实施方案中相位比较器发信号通知处理器以指示处理器不再同步并且转变回校准模式状态106。此动作触发处理器140也转变到校准模式状态144。该选定值可以是预设的，或通过来自处理器的寄存器或其他数字源而提供。

在一些实施例中，处理器140可互相发信号并向相位比较器104发信号，并且转变为监视同步模式，如在此实例中由状态150和152所示。当请求在监视同步中运作的请求被相位比较器104接收时，相位比较器进入只监视状态110。在此状态中，相位比较器继续监视输出并且在处理器不再同步的情况下通知处理器。如果接收到非同步通知，则处理器转变到非同步状态152。

如果在状态150或152中时处理器140中的一者需要以同步模式运作，那么处理器产生同步化请求。如果处理器140处于监视锁步非同步状态152，那么处理器140和相位比较器104返回到各自的校准模式状态144和106。如果处理器140处于监视锁步同步状态150，那么处理器140和相位比较器104返回到各自的锁步运作状态146和维持锁步状态108。

在一些实施方案中，在处理器被确定为不再同步之后，相位比较器可停止监视并且以闲置状态112运作。在一些实施例中，状态110和状态112被称为单一模式或单一状态。

在一项实施例中，当监视同步化请求被发送或接收到时，相位比较器将从维持锁步状态108进入闲置状态112，并且处理器140将进入监视锁步状态152。

在另一实施例中，在处理器被同步之后，相位比较器104和处理器140分别从校准模式状态106和140进入只监视状态110和监视锁步状态150。

在另一实施例中，在处理器被同步之后，相位比较器104和处理器140分别从校准模式状态106和140进入闲置状态112和监视锁步状态152。

在另外一实施例中，相位比较器和处理器从启动状态114进入各自的闲置状态112和监视锁步状态152。在此实施例中，处理器以非同步的方式运作，直到有处理器产生同步化请求为止。当产生同步化请求时，处理器140和相位比较器104进入各自的校准模式状态144和106。

图2所示为用于在校准模式时对处理器进行同步的实例过程的流程图。在步骤202处，发信号通知处理器以产生并输出所选择的同步化波形。在步骤204处确定在同步化波形之间的相位差。如果在决策步骤208处所确定的差小于选定值，那么认为处理器被同步并且在步骤212处发送信号将此同步状态通知处理器。如果在决策步骤208处所确定的差大于或等于选定值，那么在步骤210处基于相位差而调整由处理器中的一者所使用的时钟信号。在调整时钟信号之后，重复产生波形和确定相位的过程，直到处理器被同步为止。

可通过输出相位差到相位锁定回路（PLL）电路的控制输入端来执行调整，所述相位锁定回路电路产生输入到处理器中一者或多者的时钟信号。在一些实施方案中，处理器可具有内部相位锁定回路，所述内部相位锁定回路可通过处理器的控制输入端而进行调整。

通过产生并输出独一的同步化波形，可更容易地确定相位差。可使用许多不同的同步化波形，例如，方波或二进制编码数字。图3所示为根据本发明各实施例的可用于同步化的实例同步化波形。实例波形包括数个子波形330、333、334、336、338、340和343。每个子波形具有高或低部分并且具有独一数量的单位周期的持续时间。中心子波形336具有高部分和低部分，持续时间为一个单位周期。在一个方向上，继该波形之后，对于每个随后的子波形，高部分的持续时间延伸一个单位，如338、340和343所示。在另一方向上，继该波形之后，对于每个随后的子波形，低部分的持续时间延伸一个单位，如334、333和330所示。距中心子波形336的距离可通过子波形的高和低部分的持续时间来确定。到中心子波形336的最短方向也由子波形中具有延伸的持续时间的部分（例如，低部分中的高部分）来指示。

在一项实施例中，在校准模式期间实现同步，无需产生同步波形。在此实施例中，对处理器的一个或多个数据输出进行比较，以确定相位差。移位寄存器和比较器可用于缓存数据输出，用于比较和分析。

图4所示为根据本发明各实施例的用于对处理器进行同步的电路。在此实例中，共同时钟信号由时钟源404产生并且输出到处理器A 406和处理器B408。在时钟源404与处理器A 406之间提供相位锁定回路402，用于调整输入到处理器A406的时钟。每个处理器的输出被输入到相位比较器电路410。相位比较器确定由处理器406与408产生的输出之间的差。提供信号线412，用于传输请求以同步或非同步模式运作的请求。提供第二信号线414，用于将同步状态从相位比较器410传输到处理器406和408。

在一项实施例中，可对由分离的时钟源驱动的处理器进行同步。图5所示为根据本发明各实施例的用于对由分离的时钟源驱动的处理器进行同步的实例电路配置。在此实例中，由时钟源A 502产生的第一时钟信号和由时钟源B504产生的第二时钟信号分别用于驱动处理器A 508和处理器B 510。相位锁定回路506用于调整输入到处理器A 508的时钟。每个处理器的输出被输入到相位比较器电路512。相位比较器确定由处理器508与510产生的输出之间的差，并且输出所确定的相位差到相位锁定回路506。提供信号线514，用于传输请求以同步或非同步模式运作的请求。提供第二信号线516，用于将同步状态从相位比较器512传输到处理器508和510。

在一些实施方案中，处理器中只有一个处理器的时钟信号频率经调整以与另一个未被调整的处理器保持一致。

或者，所比较的两个处理器均可进行调整。在这样的实施方案中，可调整任一处理器以使其与另一个处理器保持锁步。如果一个处理器落后于另一个处理器并且无法再通过驱动来加快，那么另一个处理器可减速，以使两者同步。

图6所示为对两个处理器均实施可调整的相位锁定回路的配置。在此实例中，由时钟源A 602产生的第一时钟信号和由时钟源B 604产生的第二时钟信号分别用于驱动处理器A 610和处理器B 612。相位锁定回路A 606和B 608分别用于调整输入到处理器A 610和B 612的时钟信号。每个处理器的输出被输入到相位比较器电路614。

相位比较器确定由处理器610与612产生的输出之间的差，并且输出相位差到相位锁定回路电路606/608中的一者。在一些实施方案中，相位比较器可调整两个相位锁定回路电路，以在较短的时间段内使处理器同步。例如，在相位比较器614确定处理器610与612的输出的相位差之后，相位比较器可分解此差并且相应地调整每个处理器。用这种方式，如果仅有一个处理器可进行调整，那么同步化仅用所必需时间的一半时间来进行。

根据本发明的各实施例，许多不同的信号布置可用于传输由处理器和同步状态被确定的相位比较器产生的同步化请求。例如，图7所示为图示在两个处理器与相位比较器之间的一种信号布置的电路的方框图。处理器A 702通过信号线710耦合到处理器B 704。相位比较器706通过第二信号线712耦合到处理器A 702和B 704。在操作中，信号线710可用于在处理器之间传输同步化请求。例如，如果处理器A 702确定其需要同步运作，其可在线712上产生信号。结果，处理器可产生同步化波形以协助锁步配置。相位比较器可通过信号线712来指示处理器是否被同步。

图8所示为图示两个处理器与相位比较器之间的另一种信号布置的电路的方框图。在此实例配置中，处理器A 802和处理器B 804通过信号线814和812耦合到相位比较器806。在操作中，信号线814可用于将同步化请求单独地传输到相位比较器806。相位比较器可发信号通知处理器A 802和B 804，以在信号线812上输出同步化波形。信号线812也可用于指示处理器是否被同步。

图9所示为图示两个处理器与相位比较器之间的另外一种信号布置的电路的方框图。在此实例配置中，处理器A 902和处理器B 904通过信号线914和912耦合到相位比较器906。在此配置中，双向的信号总线916可用于在处理器A 902、处理器B 904以及相位比较器906之间传输信号。当设计者需要所产生的信号对处理器和相位比较器显著时，此配置是有帮助的。

本发明的一些实施例利用处理器内部的相位锁定回路电路来进行同步。许多处理器在内部包括相位锁定回路电路，以调节处理器的运作速度。在许多这样的处理器中，相位锁定回路可通过外部可访问的控制端口来进行调整。

图10所示为根据本发明各实施例的用内部相位锁定回路电路来对处理器进行同步的实例电路配置。在此实例中，由时钟源A 1002产生的第一时钟信号和由时钟源B 1004产生的第二时钟信号分别用于驱动处理器A 1006和处理器B 1012。处理器A和B包含各自的处理器核心1010和1016以及相位锁定回路电路1008和1014。在每个处理器中，时钟信号输入的频率通过相位锁定回路电路来调整并且输出到处理器核心。每个处理器1006和1012的一个或多个输出端耦合到相位比较器1018的输入端。相位比较器1018确定处理器的一个或多个输出之间的相位差并且输出相位差到一个或两个相位锁定回路电路1008和/或1014的控制输入端，以调整处理器速度，如以上各实施例中所讨论。

在一些处理器中，内部相位锁定回路电路包含于内部并且不可由外部控制器进行调整。在此类情况中，外部相位锁定回路电路可用于使处理器处于锁步。图11所示为用图10中所示的内部相位锁定回路电路对处理器进行同步的电路配置，其中添加了外部相位锁定回路电路1020以调整输入到处理器A 1006的时钟信号。在此实例中，由时钟源A 1002产生的第一时钟信号由相位锁定回路电路1020接收。相位锁定回路电路1020具有耦合到相位比较器1018输出端的控制输入端。相位锁定回路电路1020基于所确定的相位差而调整所接收的时钟信号并且输出所得时钟信号到处理器A 1006。

在一些处理器中，内部相位锁定回路电路包含于内部并且不可由外部时钟源轻易地进行调整。在这些处理器中，用外部相位锁定回路来调整输入到处理器的时钟信号，可能无法实现对处理器速度的充分控制，进而不能使两个处理器同步。

在本发明的一项实施例中，可通过在关键输入端上使用可调整延迟电路来调整各个处理器的速度，来调准处理器。在另一实施例中，在关键输入端和关键输出端上使用可调整延迟电路以调整处理器速度并且实现同步。信号灯类型消息也可结合延迟电路一起使用，以对处理器进行同步。图12所示为根据本发明各实施例的在关键输入端和输出端上使用延迟电路来对处理器进行同步的实例电路配置。在此实例中，由时钟源1206产生的时钟信号用于驱动处理器A 1220和B 1230。

处理器A和B包含各自的处理器核心1224和1234以及相位锁定回路电路1222和1232。在每个处理器中，从时钟源1206输入的时钟信号通过相位锁定回路电路而进行调整并且输出到处理器核心。每个处理器1220和1230的一个或多个输出端耦合到相位比较器1242的输入端。相位比较器1242确定处理器的一个或多个输出之间的相位差并且输出相位差到输出延迟电路1240和1244及/或输入延迟电路1208和1214。所确定的相位差可直接输入到延迟电路，如所示，输入到输出延迟电路1240和1244。或者，所确定的相位差可用于调整输入到延迟电路的时钟信号，如所示，通过耦合到输入延迟电路1208和1214的时钟信号输入端的外部相位锁定回路电路1210和1212来调整。

尽管本发明的各实施例主要对于两个处理器的同步来描述，但是各实施例可用于对任意数量的处理器进行同步。

例如，图13所示为根据本发明各实施例的用于对三个处理器进行同步的电路的方框图。所述电路包含三个处理器A 1308、B 1310以及C 1312。处理器A 1308和处理器B 1310的输出被输出到相位比较器A 1314。相位比较器A1314确定处理器A与处理器B的输出之间的相位差并且输出此差到相位锁定回路A 1304。同样地，处理器B 1310和处理器C 1312的输出被各自输出到相位比较器C 1316。相位比较器A 1316确定处理器B 1310与处理器C 1312的输出之间的相位差并且输出此差到相位锁定回路C 1306。

相位锁定回路从时钟源1302接收时钟信号输入。相位锁定回路1304和1306基于从各个相位比较器电路1314和1316接收的相位差而调整时钟周期输入。经调整的时钟信号从相位锁定回路1304和1306分别输出到处理器A1308和处理器C 1312。还包含传输线（未图示）以用于以上面讨论的方式在处理器和相位比较器电路之间传输同步化请求和信号。

当对三个以上处理器进行同步时，电路可以许多方式进行布置，以在处理器输出之间进行比较。例如，在一种配置中，三个或三个以上处理器可在星形配置中用第四处理器进行比较和同步。图14所示为以星形配置布置的处理器同步化电路。在此配置中，使用各自的比较器1410、1412和1414对三个处理器1404、1406以及1408与处理器1402进行比较和同步。

在另一配置中，处理器可以菊花链式配置进行布置。图15所示为以菊花链式配置布置的处理器同步化电路。在此实例中，处理器1402通过比较器1410而与处理器1404进行比较。比较器1410确定相位差并且相应地调整处理器1404。处理器1406经由比较器1412而与处理器1404呈“菊花链式”。类似于比较器1410，比较器1412确定处理器1404与1406之间的相位差并且相应地调整处理器1406。以类似的方式，处理器1408通过比较器1414而与处理器1406呈菊花链式。

当对三个或三个以上处理器进行同步时，可使用单个或多个相位比较器电路。如果包含多个相位比较器电路，那么应谨慎操作以确保其中的任何相位比较器不会提前将关于某些处理器被同步的信号通知该等处理器。在一项可能的实施方案中，将同步状态传输到处理器的输出信号线，可被输入到与（AND）门并且从与门输出到每个处理器。在另一实施例中，相位比较器可在共同总线上将状态消息传输到各处，其中各个相位比较器的状态消息对于彼此而言是显著的。或者，每个处理器可互相通信以确定所有的处理器均已被同步。

图16为根据本发明各实施例的可用于实施包含相位比较和相位锁定回路电路等数个部件的实例可编程集成电路的方框图。相位比较器电路可在可编程集成电路的可编程逻辑和互连资源上实施。

FPGA可在阵列中包含多种不同类型的可编程逻辑块。例如，图16图示了包括大量不同的可编程重复单元的FPGA架构（320），所述可编程重复单元包含多吉比特收发器（MGT 321）、可配置逻辑块（CLB 322）、随机访问存储块（BRAM 323）、输入/输出块（IOB 324）、配置和时钟控制逻辑（CONFIG/CLOCK 325）、数字信号处理块（DSP 326）、重新配置端口（RECONFIG 336）、专用输入/输出块（I/O 327）（例如时钟端口），以及其他可编程逻辑328，诸如数字时钟管理器、模拟数字转换器、系统监视逻辑等。一些FPGA还包含专用处理器块（PROC 330）。

在一些FPGA中，每个可编程重复单元包含可编程互连元件（INT 331），所述可编程互连元件具有连接到及连接自每个相邻重复单元中对应互连元件的标准化连接。因此，可编程互连元件一起实施所图示的FPGA的可编程互连结构。可编程互连元件INT 331还在同一重复单元中包含连接到及连接自可编程逻辑元件的连接，如在图16的顶部处包含的实例所示。

例如，CLB 322可包含可配置逻辑元件CLE 332外加单个可编程互连元件INT 331，所述可配置逻辑元件CLE 332可经编程以实施用户逻辑。除了一个或多个可编程互连元件之外，BRAM 323还可包含BRAM逻辑元件（BRL333）。通常，重复单元中包含的互连元件的数量取决于重复单元的高度。在图示的实施例中，BRAM重复单元具有与四个CLB相同的高度，但也可使用其他数量（例如，五）。

除了合适数量的可编程互连元件之外，DSP重复单元326还可包含DSP逻辑元件（DSPL 334）。IOB 324可包括，例如两个输入/输出逻辑元件（IOL335），以及一个可编程互连元件INT 331。所属领域的技术人员将清楚，连接到I/O逻辑元件335等的实际I/O垫是通过在各图示的逻辑块上使用金属层来制备的，并且通常不限于输入/输出逻辑元件335的区域。

在图示的实施例中，管芯中心附近的柱形区域（图16中阴影部分所示）用于配置、时钟控制或其他控制逻辑。从此柱延伸的水平区域329用于在FPGA的整个宽度上分布时钟和配置信号。

利用图16所图示架构的一些FPGA包括分解规则柱形结构的额外逻辑块，但所述规则柱形结构构成FPGA的大部分。额外逻辑块可以是可编程块和/或专用逻辑。例如，图16中所示的处理器块PROC 330跨越CLB和BRAM的数个柱。

注意图16旨在只图示示例性的FPGA架构。柱中逻辑块的数量、柱的相对宽度、柱的数量和顺序、包含在柱中的逻辑块的类型、逻辑块的相对大小以及包含在图16顶部处的互连/逻辑实施方案完全是示例性的。例如，在实际FPGA中，无论CLB出现在何处，通常包含一个以上相邻CLB柱，以促进用户逻辑的有效实施。

所属领域的技术人员将了解，各种替代性计算布置，包含用程序码配置的一个或多个处理器和存储器布置，都将适于开展本发明的不同实施例的方法和数据结构。

图17为可在上面使用通用处理器来实施本文所描述方法的实例计算布置的方框图。所属领域的技术人员将了解，各种替代性计算布置，包括用程序码配置的一个或多个处理器和存储器布置，都将适于开展本发明的不同实施例的方法和数据结构并且实施本发明的不同实施例的算法。包括本发明实施例的方法的以处理器可执行形式进行编码的计算机码，可通过各种计算机可读存储媒介或输送信道，例如磁碟或光碟或磁带、电子存储装置或如网络上的应用程序服务等进行存储和提供。

处理器计算布置1700包括耦合到主总线1712的一个或多个处理器1702、时钟信号发生器1704、存储器单元1706、存储单元1708，以及输入/输出控制单元1710。布置1700可用分离的部件实施在电路板上或可实施在集成电路内部。当实施在集成电路内部时，处理器计算布置又称为微控制器。

计算布置的架构取决于实施摇求，这可由所属领域的技术人员识别。处理器1702可以是一个或多个通用处理器，或一个或多个通用处理器与合适的协处理器的组合，或一个或多个专用处理器（例如RISC、CISC、管线式等）。

存储器布置1706通常包含多个层级的高速缓冲存储器和主存储器。存储布置1708可包含本端和/或远端永久性存储，例如由磁碟（未图示）、闪存、EPROM或其他非易失性数据存储提供的。存储单元可能够被读取或能够被读取/写入的。此外，存储器1706和存储1708可组合在单个布置中。

处理器布置1702执行存储1708和/或存储器1706布置中的软件，从存储1708和/或存储器1706布置读取数据或将数据存储到存储1708和/或存储器1706布置中，并且通过输入/输出控制布置1710而与外部装置进行通信。这些功能由时钟信号发生器1704进行同步。计算布置的资源可由操作系统（未图示）或硬件控制单元（未图示）进行管理。

本发明的一项或多项实施例被认为可应用于实施同步电路的各种系统。所属领域的技术人员将通过考虑本文所揭示的发明的说明书和实践而明白本发明的其他方面和实施例。本说明书以及所说明的实施例希望仅被当作实例，而本发明的实际范围和精神由权利要求书指示。

Claims (15)

1.一种用于以同步或非同步模式运作第一电路和第二电路的系统，包括：

第一相位比较器，所述第一相位比较器具有耦合到所述第一电路的输出端的第一输入端，以及耦合到所述第二电路的输出端的第二输入端；

第一相位锁定回路电路，所述第一相位锁定回路电路具有耦合到时钟源发生器的输入端，耦合到所述第一电路的时钟输入端的输出端，以及耦合到所述第一相位比较器的输出端的控制输入端；并且

其中所述第一相位比较器经配置以可选择地以第一模式、第二模式或第三模式中的一种模式运作，并且所述第一相位比较器进一步经配置以响应于自所述第一或第二电路中的一者所接收的同步化请求而以所述第一模式运作，且经配置当以所述第二模式运作时响应于来自所述第一与第二电路中的一者的监视同步化请求信号而进入所述第三模式；

其中，当以所述第一模式运作时，所述第一相位比较器：

确定从所述第一与第二电路输出的同步波形之间的第一相位差；

输出指示所述第一相位差的第一信号到所述第一相位锁定回路电路的所述控制输入端；以及

响应于所述第一相位差小于选定值：

输出第二信号到所述第一和第二电路，以指示所述第一和第二电路被同步；并且进入所述第二模式；并且

其中，当以所述第二模式运作时，所述第一相位比较器：

确定由所述第一与第二输入端接收的信号之间的第二相位差；并且

响应于所述第二相位差小于选定值，输出第三信号到所述第一和第二电路，以指示所述第一和第二电路被同步；并且

其中，当以所述第三模式运作时，所述第一相位比较器监视通过所述第一与第二输入端所接收的信号，并且当所述信号脱离同步时通知所述第一与第二电路。

2.根据权利要求1所述的系统，其中所述第一相位比较器在启动时进入运作的所述第一模式。

3.根据权利要求1所述的系统，其中当以所述第一模式运作时，所述第一相位比较器发信号通知所述第一和第二电路，以输出各自的同步波形。

4.根据权利要求1所述的系统，其中当以所述第二模式运作时，所述第一相位比较器输出所述确定的第二相位差到所述第一相位锁定回路电路的所述控制输入端。

5.根据权利要求1所述的系统，其中当以所述第二模式运作时，所述第一相位比较器响应于所述第二相位差大于或等于选定值，而进入所述第一模式。

6.根据权利要求1所述的系统，其中：

当以所述第三模式运作时，所述第一相位比较器响应于来自所述电路中的一者的同步化请求信号，而进入所述第一模式。

7.根据权利要求6所述的系统，其中所述第一相位比较器在启动时进入运作的所述第三模式。

8.根据权利要求1所述的系统，其中所述第一相位锁定回路电路在所述第一电路内实施。

9.根据权利要求1所述的系统，其中所述同步波形中的特定者是方波。

10.根据权利要求1所述的系统，其中所述同步波形中的特定者是对大于三的二进制值进行编码的数字波形。

11.根据权利要求1所述的系统，其中所述第一相位比较器经配置以：

确定移位相位锁定回路频率的方向；并且输出所述确定的方向到所述第一相位锁定回路电路的所述控制输入端。

12.根据权利要求1所述的系统，进一步包括：

第二相位比较器，所述第二相位比较器具有耦合到所述第二电路的输出端的第一输入端，以及耦合到所述第三电路的输出端的第二输入端；

第二相位锁定回路电路，所述第二相位锁定回路电路具有耦合到所述第三电路的时钟输入端的输出端，和耦合到所述第二相位比较器的输出端的控制输入端；并且

其中所述第二相位比较器经配置以可选择地以所述第一模式、第二模式或第三模式中的一种模式运作，并且所述第二相位比较器进一步经配置以响应于自所述第二或第三电路中的一者所接收的同步化请求而以所述第一模式运作，且经配置当以所述第二模式运作时响应于来自所述第二或第三电路中的一者的监视同步化请求信号而进入所述第三模式；

其中，当以所述第一模式运作时，所述第二相位比较器：

确定由所述第二与第三电路输出的同步波形之间的第二相位差；

输出指示所述第二相位差的第四信号到所述第二相位锁定回路电路的所述控制输入端；并且

响应于所述第二相位差小于所述选定值：

输出第五信号到所述第二和第三电路，以指示所述第二和第三电路被同步；并且进入所述第二模式；并且其中，当以所述第二模式运作时，所述第二相位比较器：

确定由所述第二相位比较器的所述第一与第二输入端接收的信号之间的第三相位差；并且

响应于所述第三相位差小于所述选定值，输出第六信号到所述第二和第三电路，以指示所述第一和第二电路被同步；并且

其中，当以所述第三模式运作时，所述第二相位比较器监视通过所述第一与第二输入端所接收的信号，并且当所述信号脱离同步时通知所述第二与第三电路。

13.一种以同步或非同步模式运作第一电路和第二电路的方法，所述方法包括：

响应于自所述第一或第二电路中的一者所接收的同步化请求而转变一相位比较器以第一模式运作；

当以所述第一模式运作时，所述相位比较器：

发信号通知所述第一和第二电路，以产生各自的同步化波形输出；

确定来自所述第一与第二电路的所述产生的波形输出之间的第一相位差；

通过对应于所述第一相位差的第一量来调整所述第一电路的时钟信号；并且

响应于所述第一相位差小于阈值，发信号通知所述第一和第二电路以开始正常的运作并且转变至第二模式；

当以所述第二模式运作时，所述相位比较器：

确定来自所述第一与第二电路的输出之间的第二相位差；

响应于所述第二相位差小于选定值，通过对应于所述第二相位差的第二量来调整所述第一电路的所述时钟信号并且发信号通知所述第一和第二电路所述第一和第二电路已经被同步；并且

响应于来自所述第一或第二电路中的一者的监视同步化请求信号而转变至所述第三模式；

当以所述第三模式运作时，所述相位比较器监视通过所述第一与第二输入端所接收的所述信号，并且当所述信号脱离同步时通知所述第一与第二电路。

14.根据权利要求13所述的方法，其中所述相位比较器在启动时进入运作的所述第一模式。

15.根据权利要求13所述的方法，其中当以所述第二模式运作时，由所述第一相位比较器输出所述确定的第二相位差至所述第一相位锁定回路电路的所述控制输入端。

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