CN103106176B - 提供高完整性处理的方法 - Google Patents

提供高完整性处理的方法 Download PDF

Info

Publication number
CN103106176B
CN103106176B CN201210455049.7A CN201210455049A CN103106176B CN 103106176 B CN103106176 B CN 103106176B CN 201210455049 A CN201210455049 A CN 201210455049A CN 103106176 B CN103106176 B CN 103106176B
Authority
CN
China
Prior art keywords
data
message
iop
field
integrity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210455049.7A
Other languages
English (en)
Other versions
CN103106176A (zh
Inventor
B.A.特里奥特
J.M.迪伊科马
K.L.科维雅克
S.E.普兰特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GE Aviation Systems LLC
Original Assignee
GE Aviation Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GE Aviation Systems LLC filed Critical GE Aviation Systems LLC
Publication of CN103106176A publication Critical patent/CN103106176A/zh
Application granted granted Critical
Publication of CN103106176B publication Critical patent/CN103106176B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G06F11/1645—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components and the comparison itself uses redundant hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1683—Temporal synchronisation or re-synchronisation of redundant processing components at instruction level

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)
  • Communication Control (AREA)

Abstract

本发明名称为“提供高完整性处理的方法”。一种在具有采用非锁步配置的至少两个冗余应用处理器(12和14)的高完整性处理系统(10)中提供高完整性通信的方法，在该非锁步配置中这些冗余应用处理器(12和14)运行相同的应用程序，并且其中这些冗余应用处理器(12和14)通过通信信道(18)连接到至少一个输入/输出处理器(16)。

Description

提供高完整性处理的方法
背景技术
计算机处理模块可在源处提供高完整性和高可用性来确保精确地检测和隔离故障并且误报警被最小化。高完整性模块对于飞行器甚至更重要，由此未被迅速和准确检测并且隔离的故障可导致操作困难。对于高完整性处理系统的常规设计需要昂贵的定制电路以便在模块上的两个或更多的微处理器之间实现指令级的锁步处理。然而，现代的微处理器由于提高的组件完整性和在处理时间中引入变化性的特征而不具有采用锁步运行的能力。
发明内容
在一个实施例中，一种在具有采用非锁步配置运行相同应用程序的冗余应用处理器(AP)(其通过通信信道连接到至少一个输入/输出处理器(IOP))的高完整性处理系统中提供高完整性通信的方法，包括经由该通信信道在AP和IOP之间传输数据消息，其中该数据消息具有数据字段并且在该数据字段中提供报头，该报头具有包含唯一标识该消息的源的源数据的源字段、包含指示数据的完整性的水平的完整性数据的完整性字段、以及包含用于根据该源数据和完整性数据中的至少一个处理该消息的命令数据的命令字段。
附图说明
在图中：
图1是根据本发明的第一实施例的高完整性处理系统的示意图示。
图2是根据本发明的实施例的具有报头的数据字段的数据结构的示意图示。
具体实施方式
在当前计算的源处的高完整性需要在指令级采用锁步运行的至少两个处理通道(lane)，或两个处理通道和监视器。如果在模块的每个处理通道上运行的软件接收相同的输入(数据、中断、时间，等)并且能够在发送输出之前或在接收新的输入之前对数据执行相同“量”的处理，则每个通道将在没有故障的情况下产生完全相同的输出。一般，当在模块上运行的软件接收输入时，这些输入在两个通道上必须完全相同并且两个通道必须在它们精确地处于相同的状态时接收这些输入。当在模块上运行的软件发送输出时，来自两个通道的数据在其输出之前必须进行比较。为了确保输出数据比较不失败(因为不正确的状态同步)，对产生输出数据负责的软件的部分在可以比较这些输出并且然后相继传送之前必须在两个通道中达到相同的状态。
现代微处理器产品线不支持它们在过去所具有的锁步操作。这对航空电子设备制造商和需要高完整性系统的其他厂商提出问题，因为冗余处理器之间的错误校验现在必须在处理器外操纵。从运行关键飞行应用程序的AP卸载尽可能多的I/O操作来取得超过之前技术的性能改进也是期望的。本发明的实施例提供用于AP数据在某些关键操作期间同步的方法并且提供用于在AP和I/O处理器之间通信的标准。
图1图示根据本发明的第一实施例、具有左AP 12和右AP 14的处理系统10的非限制性示例，这两个AP是相互冗余的并且运行相同应用程序。该左和右AP 12和14可以是相似或不相似的处理器。预想处理系统10可具有更冗余的处理线，但为了清楚和便于解释将只示出和描述两个。该左和右AP 12和14能够采用非锁步配置操作。
左AP 12和右AP 14可运行分区操作系统并且可将数据传输到运行多个线程或分区的一个或多个IOP 16。通过说明性示例，仅单个IOP 16图示为具有与多种可寻址空间30、32和34连接的三个线程。这样的可寻址空间可包括Arinc664p7端系统、I2C装置、串行装置、以太网装置或分立装置(discrete)。这些线程可用于传送信息给这样的可寻址空间30、32、34，和/或从这样的可寻址空间30、32、34接收信息。每个通信形式可由IOP 16上自身的单独、唯一可标识的线程支持。
左AP 12和右AP 14可由通信信道18连接到一个或多个IOP 16。通信信道18可是串行通信信道。在图示的实施例中，单独的通信信道18允许左AP 12和右AP 14与IOP 16通信。
左现场可编程门阵列(FPGA)20可在通信信道18中位于左和右AP 12和14与IOP 16之间，使得数据可通过该FPGA 20传输。右FPGA 22可在通信信道18中位于左和右AP 12和14与IOP 16之间，使得数据可通过该右FPGA 22传输。预想可使用专用集成电路(ASIC)来代替FPGA。每个FPGA 20和22可包括可在其内存储信息的队列或缓冲器。预想包括非易失性存储器装置的存储器装置可通信地耦合于FPGA 20和22中的每个，并且数据从FPGA送交相应的存储器装置。
处理系统10能够具有高效的处理器间通信并且能够在左和右AP 12和14之间同步数据。根据一个实施例，提供这样的高完整性通信的方法包括经由通信信道18在左和右AP12和14与IOP 16之间传输具有数据字段52的数据消息50，并且提供在要于该数据字段52内传输的数据56之前的报头54。该报头54可具有包含源数据的源字段58、包含完整性数据的完整性字段60和包含命令数据的命令字段62。
源数据可唯一地标识消息的源。例如，源数据可包括唯一地标识数据消息所源于的AP的AP标识符和唯一地标识数据消息所源于的IOP的IOP标识符中的至少一个。当AP配置成运行分区操作系统时该AP标识符还可包括分区标识符。当IOP配置成运行线程化或分区操作系统时该IOP标识符还可包括线程或分区标识符。
完整性数据可指示数据的完整性的水平。通过非限制性示例，完整性数据可指示数据是正常完整性和高完整性中的至少一个。这样的完整性数据可指出信息是以正常完整性来自左和右AP 12和14两者、以正常完整性来自左AP 12、以正常完整性来自右AP 14还是高完整性来自IOP 16或FPGA 20和22。完整性字段的意图是当数据从一个地方到下一个时指示数据所具有的完整性的水平。例如，从AP移动到FPGA的信息将标记为正常完整性数据，因为它还没有与来自另一个通道的相同信息交叉校验或同步。如果有通过该数据发送的同步命令，则一旦通道之间的比较已经成功地完成，完整性的水平将从正常完整性变为高完整性。还预想正常完整性数据可以从AP发送到FPGA或通过FPGA向下到IOP，这里对仅返回到源处理器上的源分区的数据和结果执行变换而不曾使数据同步，并且因此在该过程中仍然是正常完整性。应该注意到从IOP 16通过FPGA传递的数据可假设满足完整性要求。从I/O装置传递到IOP并且直到FPGA的信息中的全部假设已经是高完整性，因为提供该信息的这些I/O装置在将它馈入IOP之前将执行它们自身的完整性校验。
命令数据可用于根据源数据和完整性数据中的至少一个处理消息。采用该方式，命令数据允许控制处理系统10的操作，例如在将消息传递到适当的IOP线程之前在FPGA中使来自左和右AP 12和14的数据同步，在FPGA或IOP 16中执行计算并且将结果返回到AP源分区，将来自AP分区的消息直接通过FPGA传递到IOP线程等。
报头还可包括目的地字段64，其包含用于数据消息要发送的地方的目的地数据。这样的目的地数据可包括唯一地标识目的地AP的AP标识符和唯一地标识目的地IOP的IOP标识符中的至少一个。就源数据而言，在AP配置成运行分区操作系统时，目的地数据AP标识符可包括分区标识符。此外，在IOP配置成执行多个线程或分区时，IOP标识符可包括线程或分区标识符。
报头54还可包括顺序字段66，其包含顺序号。这样的顺序字段66对于检测丢弃的消息可以有用的。报头还可包括大小字段68，其包含涉及数据有效载荷大小(以字节计)的信息。
在操作期间，数据消息可从在左和右AP 12和14上运行的公共消息传递API中产生。通过非限制性示例，公共消息传递API可是MCAPI。MCAPI是设计用于允许在不同的系统水平通信的嵌入式系统的接口。数据消息的数据字段52可封装在用于通信信道18的通信协议的传输层的数据字段内。
当消息处于左和右AP 12和14与IOP 16之间时，可根据命令数据处理数据消息。处理数据消息可包括处理在位于左和右AP 12和14与IOP 16之间的串行通信信道中的FPGA中的数据消息。可在FPGA 20和22上执行处理逻辑来读取报头并且相应地处理数据消息。报头信息可确保FPGA在比较配对消息(counterpart message)。采用该方式，FPGA逻辑可用于确定应该如何操纵封装的数据。更具体地，当串行消息通过FPGA 20和22时，装置内的逻辑将能够对数据有效载荷执行请求的操作并且将所得的数据路由到适当的目的地(一个或多个)。
例如，当命令数据指示要求交叉校验时处理数据消息可包括交叉校验来自左和右AP 12和14的数据消息。例如，在实现高完整性操作的情况下，可对从AP 12和14传递的数据校验完整性。模块应该作为高完整性装置还是正常完整性装置操作的确定将通过在报头中使用同步命令来确定，该使用将通过在AP中实现代码确定。通过非限制性示例，不管模块被认为是高完整性装置还是正常完整性装置，来自AP的I/O读取命令将不需要同步，因为I/O装置一直提供高完整性数据。如果模块要作为高完整性装置操作，来自AP的I/O写入命令将要求同步，因此当需要发生写入操作时在AP上运行的代码将在数据报头中设置同步命令。如果模块要作为正常完整性装置操作，来自AP的I/O写入命令将不要求同步，因此在AP上运行的代码将不在数据报头中设置同步命令。重要的是要注意可存在若干类型的同步命令，例如在将数据向下传递到IOP用于输出到I/O装置前要求交叉校验数据的一个，和在将数据送交与FPGA连接的存储器装置前交叉校验数据的另一个。FPGA可具有缓冲器使得要交叉校验的数据消息可存储在缓冲器内直到生成来自冗余AP的配对消息。
上文描述的实施例给予多种益处，包括提供主处理器和I/O处理器之间通信的标准。技术效果是现代处理器的同步而不影响性能。此外，数据可在某些关键操作期间交叉校验和同步，其他的非关键操作可发生而没有交叉校验的开销，这取决于发出了什么样的命令。
此外，因为控制标头(heading)建立在任何串行协议的数据字段内部，该方法对于要求I/O卸载到单独的处理器上的任何应用可是轻便的(即使串行协议自身在产品之间改变)。例如，如果PCIe在一个项目上用于在AP和IOP之间通信，但串行快速I/O协议在将来的项目上使用，该方法将对两者都起作用。此外，在MCAPI在开发处理器的嵌入软件的API中使用的情况下，存在一个抽象级别，使得API命令下的功能可基于硬件的能力在处理器之间变化，并且使用这些API的代码可以在程序之间保持不变，从而最大化可重用性。
本书面描述使用示例来公开包括最佳模式的本发明，并还使本领域技术人员能实践本发明，包括制作和使用任何装置或系统及执行任何结合的方法。本发明可取得专利的范围由权利要求定义，且可包括本领域技术人员想到的其它示例。如果此类其它示例具有与权利要求字面语言无不同的结构要素，或者如果它们包括与权利要求字面语言无实质不同的等效结构要素，则它们规定为在权利要求的范围之内。
部件列表
10 处理系统 12 左AP
14 右AP 16 IOP
18 通信信道 20 左现场可编程门阵列(FPGA)
22 右FPGA 30 可寻址空间
32 可寻址空间 34 可寻址空间
50 数据消息 52 数据字段
54 报头 56 数据
58 源字段 60 完整性字段
62 命令字段 64 目的地字段
66 顺序字段 68 大小字段

Claims (18)

1.一种在具有采用非锁步配置、运行相同应用程序的冗余应用处理器AP的高完整性处理系统中提供高完整性通信的方法，所述冗余应用处理器AP通过通信信道连接到至少一个输入/输出处理器IOP，所述方法包括：
经由所述通信信道在所述AP和所述IOP之间传输数据消息，其中所述数据消息具有数据字段；以及
在所述数据字段中提供报头，所述报头具有包含唯一标识所述数据消息的源的源数据的源字段、包含指示所述数据的完整性的水平的完整性数据的完整性字段、以及包含用于根据所述源数据和完整性数据中的至少一个处理所述数据消息的命令数据的命令字段；
其中，当所述命令数据指示要求交叉校验时，所述处理所述数据消息包括交叉校验来自所述AP的数据消息。
2.如权利要求1所述的方法，其中，所述完整性数据包括正常完整性和高完整性中的至少一个。
3.如权利要求2所述的方法，其中，所述源数据包括唯一地标识所述数据消息所源于的所述AP的AP标识符和唯一地标识所述数据消息所源于的所述IOP的IOP标识符中的至少一个。
4.如权利要求3所述的方法，其中，当所述AP配置成运行分区操作系统时所述AP标识符进一步包括分区标识符。
5.如权利要求3所述的方法，其中，所述报头进一步包括目的地字段，所述目的地字段包含所述数据消息要发送的地方的目的地数据。
6.如权利要求5所述的方法，其中，所述目的地数据包括唯一地标识目的地AP的AP标识符和唯一地标识目的地IOP的IOP标识符中的至少一个。
7.如权利要求6所述的方法，其中，当所述AP配置成运行分区操作系统时所述AP标识符进一步包括分区标识符。
8.如权利要求6所述的方法，其中，当所述IOP配置成执行多个线程时所述IOP标识符进一步包括线程标识符。
9.如权利要求5所述的方法，其中，所述报头进一步包括顺序字段，其包含顺序号。
10.如权利要求1所述的方法，其中，所述数据消息的所述数据字段封装在用于所述通信信道的通信协议的传输层的数据字段内。
11.如权利要求10所述的方法，其中，所述通信信道是串行通信信道。
12.如权利要求10所述的方法，进一步包括从在所述AP上运行的公共消息传递API中生成所述数据消息。
13.如权利要求12所述的方法，其中，所述公共消息传递API是MCAPI。
14.如权利要求1所述的方法，进一步包括当所述数据消息处于所述AP与所述IOP之间时根据所述命令数据处理所述数据消息。
15.如权利要求14所述的方法，其中，所述处理所述数据消息包括处理在位于所述AP与所述IOP之间的串行通信信道中的现场可编程门阵列FPGA上的所述数据消息。
16.如权利要求15所述的方法，进一步包括在所述FPGA上执行处理逻辑来读取所述报头并且相应地处理所述数据消息。
17.如权利要求1所述的方法，其中，在以下至少一个中实施所述交叉检验：将所述数据向下传递到所述IOP用于输出到I/O装置前以及将所述数据送交存储器前。
18.如权利要求14所述的方法，其中，当所述完整性数据在用来自所述冗余AP的配对消息交叉校验所述数据消息前指示正常完整性时，一旦被成功地交叉校验，所述完整性数据变成高完整性。
CN201210455049.7A 2011-11-15 2012-11-14 提供高完整性处理的方法 Active CN103106176B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/296881 2011-11-15
US13/296,881 US9400722B2 (en) 2011-11-15 2011-11-15 Method of providing high integrity processing

Publications (2)

Publication Number Publication Date
CN103106176A CN103106176A (zh) 2013-05-15
CN103106176B true CN103106176B (zh) 2017-09-22

Family

ID=47290644

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210455049.7A Active CN103106176B (zh) 2011-11-15 2012-11-14 提供高完整性处理的方法

Country Status (6)

Country Link
US (1) US9400722B2 (zh)
EP (1) EP2629202B1 (zh)
JP (1) JP6159077B2 (zh)
CN (1) CN103106176B (zh)
BR (1) BR102012028381A2 (zh)
CA (1) CA2794058C (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9516143B2 (en) * 2013-08-08 2016-12-06 Red Hat, Inc. System and method for assembly and use of integration applications
FR3018977B1 (fr) * 2014-03-24 2018-01-12 Thales Structure de controleur d'echanges de messages et de communications generique pour des systemes de communication avioniques rebondants
US10521327B2 (en) 2016-09-29 2019-12-31 2236008 Ontario Inc. Non-coupled software lockstep
US10528077B2 (en) * 2017-11-21 2020-01-07 The Boeing Company Instruction processing alignment system
US10599513B2 (en) * 2017-11-21 2020-03-24 The Boeing Company Message synchronization system
US10951544B2 (en) * 2019-01-30 2021-03-16 The Boeing Company Apparatus and method of crosschecking data copies using one or more voter elements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1818882A (zh) * 2004-12-21 2006-08-16 日本电气株式会社 容错系统、其中所用的控制装置、访问控制方法及控制程序
CN101702118A (zh) * 2009-11-12 2010-05-05 中国人民解放军国防科学技术大学 非完全锁步的vliw处理器流水线控制方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393501A (en) 1981-02-26 1983-07-12 General Electric Company Line protocol for communication system
US5226152A (en) * 1990-12-07 1993-07-06 Motorola, Inc. Functional lockstep arrangement for redundant processors
US5964835A (en) 1992-12-17 1999-10-12 Tandem Computers Incorporated Storage access validation to data messages using partial storage address data indexed entries containing permissible address range validation for message source
JP2000250770A (ja) * 1999-03-02 2000-09-14 Babcock Hitachi Kk 多重化計装システム
GB0005535D0 (en) 2000-03-09 2000-04-26 Smiths Industries Plc Processing systems
JP3821806B2 (ja) * 2002-08-30 2006-09-13 エヌイーシーコンピュータテクノ株式会社 フォールトトレラントコンピュータ、そのトランザクション同期制御方法及びプログラム
JP4103660B2 (ja) * 2003-03-31 2008-06-18 株式会社日立製作所 多重系情報処理装置
JP4492035B2 (ja) * 2003-04-21 2010-06-30 日本電気株式会社 データ処理装置
US7237144B2 (en) * 2004-04-06 2007-06-26 Hewlett-Packard Development Company, L.P. Off-chip lockstep checking
JP4918284B2 (ja) * 2006-05-23 2012-04-18 富士通株式会社 ＰＣＩ−Ｅｘｐｒｅｓｓ通信システム
JP2007062076A (ja) * 2005-08-30 2007-03-15 Ricoh Co Ltd 情報処理システム、プログラムおよびデータ転送方法
US7516246B2 (en) * 2005-10-27 2009-04-07 International Business Machines Corporation Communications channel method for verifying integrity of untrusted subsystem responses to a request
US7987385B2 (en) 2007-07-24 2011-07-26 Ge Aviation Systems Llc Method for high integrity and high availability computer processing
JP5146454B2 (ja) * 2007-08-22 2013-02-20 日本電気株式会社 情報処理装置及び情報処理方法
FR2925191B1 (fr) 2007-12-14 2010-03-05 Thales Sa Architecture de traitement numerique a haute integrite a multiples ressources supervisees
JP5272442B2 (ja) * 2008-02-20 2013-08-28 日本電気株式会社 ブレードサーバ、及びスイッチブレード
US9250973B2 (en) * 2009-03-12 2016-02-02 Polycore Software, Inc. Apparatus and associated methodology of generating a multi-core communications topology
US8082425B2 (en) 2009-04-29 2011-12-20 Advanced Micro Devices, Inc. Reliable execution using compare and transfer instruction on an SMT machine
US9389895B2 (en) * 2009-12-17 2016-07-12 Microsoft Technology Licensing, Llc Virtual storage target offload techniques
WO2012141695A1 (en) * 2011-04-13 2012-10-18 Hewlett-Packard Development Company, L.P. Input/output processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1818882A (zh) * 2004-12-21 2006-08-16 日本电气株式会社 容错系统、其中所用的控制装置、访问控制方法及控制程序
CN101702118A (zh) * 2009-11-12 2010-05-05 中国人民解放军国防科学技术大学 非完全锁步的vliw处理器流水线控制方法

Also Published As

Publication number Publication date
JP6159077B2 (ja) 2017-07-05
US9400722B2 (en) 2016-07-26
US20130125137A1 (en) 2013-05-16
CA2794058A1 (en) 2013-05-15
CN103106176A (zh) 2013-05-15
JP2013105494A (ja) 2013-05-30
EP2629202A1 (en) 2013-08-21
CA2794058C (en) 2019-12-31
EP2629202B1 (en) 2014-09-24
BR102012028381A2 (pt) 2015-07-14

Similar Documents

Publication Publication Date Title
CN103106176B (zh) 提供高完整性处理的方法
EP1380953B1 (en) Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof
US7444540B2 (en) Memory mirroring apparatus and method
JP5107880B2 (ja) データ転送処理装置及び方法
JP4667093B2 (ja) 二重化記憶装置及び二重化記憶装置の制御方法
CN109964215B (zh) 具有环形缓冲区镜像的远程直接存储器访问数据通信中的流控制
KR101606289B1 (ko) 프로그래머블 컨트롤러
CN110580235B (zh) 一种sas扩展器通信方法及装置
CN104699576B (zh) 串行通信测试装置、包括该装置的系统及其方法
WO2010069045A1 (en) Error detection method and a system including one or more memory devices
CN109766133A (zh) 一种内置嵌入式单元的系统及其初始化方法
CN103198050A (zh) 提供高完整性处理的方法
JP6175788B2 (ja) マイクロプログラムを更新可能な電子機器
US20180024506A1 (en) Computerised System
JP2012235335A (ja) 装置間ケーブルの誤接続検出方法及び装置
JP2007293678A (ja) 共用バス接続診断装置
TWI738627B (zh) 具有錯誤偵測功能的智能網卡系統及錯誤偵測方法
US8867369B2 (en) Input/output connection device, information processing device, and method for inspecting input/output device
JP6017344B2 (ja) 制御装置、制御システム及びデータ生成方法
JP2007323190A (ja) データ通信を行う計算制御システム及びその通信方法
JP2009276983A (ja) 多重化計算機システム、及びその処理方法
WO2017017829A1 (ja) プログラム実行装置及びプログラム実行システム及びプログラム実行方法
CN117992273A (zh) 数据处理方法、装置、电子设备以及存储介质
JP2000163275A (ja) 同期フラグ合わせ回路及びその同期フラグ合わせ方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant