CN1783498A - 半导体存储器器件 - Google Patents

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Abstract

一种半导体器件包括利用流过导线的电流的多个存储器单元(MTJ)。多个第一写入线(WBL)与存储器单元电或磁或电磁连接，并沿第一方向设置。第一连接线(CONWBL)将其中至少两个第一写入线相互电连接。

Description

半导体存储器器件
技术领域
本发明涉及利用电流执行写入操作的半导体存储器器件，例如涉及在磁随机存取存储器(MRAM)中写入线的布置和导线配置。
背景技术
MRAM(参见例如“IEEE Journal of Solid-State Circuits”，2003年5月，Vol.38，No.5，pp.769-773)是利用磁电阻效应存储数据的存储器。在传统闪存存储器等中，使用电压写入数据。而另一方面，在MRAM中，使用电流写入数据。
在MRAM中使用的磁隧道结(MTJ)元件利用了隧道磁电阻效应。MTJ元件通常具有一绝缘层和将所述绝缘层夹在其间的两个铁磁层。其中一个铁磁层称为参考层，其磁化方向是固定的。另一铁磁层称为记录层，其磁化方向不固定。
隧道磁电阻效应是隧道电流(tunneling current)根据两个铁磁膜的相对自旋(spin)方向是平行还是反平行而发生变化的现象。如果自旋是平行的，则隧道电流较大，从而MTJ具有较小电阻。在此情形中，结果数据为“0”。相反，如果自旋是反平行的，则隧道电流较小，从而MTJ元件具有较大电阻。在此情形中，结果数据为“1”。通过使用电流诱发的磁场将记录层的磁化方向设置成与参考层的磁化方向相同或相反，来实现写入操作。
美国专利No.6,545,906B1描述了采用所谓切换写入系统(togglewrite system)的磁存储器器件。在MTJ元件的易磁化轴，MTJ元件结构，以及导通写电流的时序方面，基于该系统的磁存储器器件不同于传统磁存储器器件。
在日本专利申请No.2002-382393(未公开的对应美国专利申请No.10/701,468)的说明书描述了采用所谓分阻(resistance-divided)存储器单元的存储器器件。在该系统中，一个存储器单元具有两个保持互补数据的MTJ元件。读出信号的值通过一个MTJ元件的电阻与另一MTJ元件的电阻的比来确定。
发明内容
根据本发明的第一方面，提供了一种半导体存储器器件，该器件包括：利用流过导线的电流的多个存储器单元；与存储器单元电或磁或电磁连接并沿第一方向设置的多个第一写入线；和将第一写入线的至少两个互相电连接的第一连接线。
附图说明
图1显示根据本发明每个实施例的半导体存储器器件；
图2显示根据第一实施例的半导体存储器器件的重要部件；
图3，4和5各自显示根据第一实施例的另一示例的半导体存储器器件的重要部件；
图6显示写入线和连接线之间的垂直关系；
图7显示在写入线和连接线之间垂直关系的另一示例；
图8，9，10和11各自显示根据第二实施例的半导体存储器器件在写入期间的状态；
图12和13各自显示根据第三实施例的半导体存储器器件在写入期间的状态；
图14和15各自显示根据第四实施例的半导体存储器器件在写入期间的状态；
图16和17各自显示在切换MRAM中使用的MTJ元件的状态；
图18显示流过写入线的电流的方向；
图19显示施加写电流的时序；
图20，21，22，23和24各自显示MTJ元件在写入期间的状态；
图25显示根据第五实施例的半导体存储器器件的重要部件；
图26和27各自显示根据第五实施例的另一示例的半导体存储器器件的重要部件；
图28显示根据第六实施例的半导体存储器器件的重要部件；
图29和30各自显示根据第六实施例的另一示例的半导体存储器器件的重要部件；
图31显示分阻类型的存储器单元；
图32显示根据第七实施例的半导体存储器器件的重要部件；
图33，34和35各自显示根据第七实施例的另一示例的半导体存储器器件的重要部件；
图36和37显示在根据第一实施例的半导体存储器器件中连接线的位置；
图38显示根据第八实施例的半导体存储器器件的重要部件；
图39，40和41各自详细显示如图38所示半导体存储器器件的一部分；
图42，43，44和45各自显示根据第八实施例的半导体存储器器件在写入期间的状态；
图46显示开关电路和用于开关电路的控制信号；
图47，48，49，50和51各自图解写入位线电流电路的信号；
图52，53，54，55各自显示根据第一实施例的半导体存储器器件的重要部件的另一示例；
图56显示写入位线电流电路和用于写入位线电流电路的控制信号；
图57显示根据第八实施例的半导体存储器器件的重要部件的另一示例；
图58图解MTJ元件的截面结构；以及
图59图解写入位线电流电路和写入字线电流电路。
具体实施方式
在提出本发明时，本发明人已对用于实现能够降低制造成本的磁存储器器件的方法进行了研究。从而，本发明人获知下述知识。
在普通MRAM中，通过在写入线中传导电流，从而诱发磁场以对MTJ元件写入数据。与其他类型的半导体存储器相比，写入操作间接地使用电流。特别是在目前，需要十到数十mA的写电流。
此处，假定施加到写入线的电压是固定的。那么，获得足够写电流所需的电阻由欧姆定律(V＝RI)来确定。从而，写入线的长度基于所确定的导线电阻而确定。再根据确定出的长度来确定对写入线提供的存储器单元的最大数量。也就是，对于MRAM而言，写入操作所需的电流决定了存储器单元阵列的规模。
对于存储器器件，为通过减小芯片尺寸以降低制造成本，需使存储器阵列的规模最大化。换而言之，必须增大对一个写入线提供的存储器单元的数量。增加写入线的长度允许存储器单元的数量增大。不过，写入线长度的增加增大了导线电阻。
通过增大施加到写入线相对端的电势之间的差，可增大写电流。不过，对于每次发生而言，供电电压都是固定的。此外，为允许使用等于或高于供电电压的电势，必须提供高电压电阻(high-voltage-resistance)晶体管。这不期望地增加了制造成本。
从而，迄今为止，写入线的长度被限制在由施加到写入线的电压所决定的长度以及由写电流所决定的长度。换而言之，存储器单元阵列的规模由写电流的量级唯一决定。因此，减小写电流已成为增大存储器单元阵列规模以减小芯片尺寸从而减小制造成本的唯一方法。
下面，将参照附图描述基于以上认识所构建的本发明实施例。在以下描述中，相同的附图标记表示功能和结构基本相同的元件。仅在需要时会给出重复的描述。
(第一实施例)
图1示意性显示本发明实施例所共用的半导体存储器器件的结构。图1显示出从半导体存储器器件中抽取出的存储器单元阵列以及关于写入的电路。如图1所示，半导体存储器器件具有存储器单元阵列MCA。如后面将详细讨论的，存储器单元阵列MCA具有多个MTJ元件MTJ，沿x方向(附图中水平方向)延伸的多个写入位线WBL，和沿y方向(附图中垂直方向)延伸的多个写入字线WWL。该图只显示出一个MTJ元件MTJ，一个写入位线，和一个写入字线。
MTJ元件MTJ可具有任何结构，只要MTJ元件MTJ至少能够根据施加到MTJ元件MTJ的磁场存储二进制数据。如图58所示，通常使用其中将一个绝缘膜203夹在两个铁磁膜201，202之间的结构。其中一个铁磁膜的磁化方向(自旋方向)通过称为钉扎层(pin layer)的反铁磁膜204固定。固定的铁磁膜202称为被钉扎层(pinned layer)，固定层，参考层等。另一铁磁层201的方向可沿易磁化轴反向。该铁磁膜称为自由层，存储器层等。根据自由层与钉扎层的自旋方向是反平行还是平行来存储二进制数据。
通常通过将电流流过在MTJ元件MTJ处彼此交叉的两个写入线(写入字线WWL和写入位线WBL)，从而将数据写入到MTJ元件MTJ。该电流使得在两个写入线周围产生施加到MTJ元件的合成磁场。该合成磁场使自由层的自旋方向反向。从而写入数据。电流流过两个写入线的其中一个或两个的方向根据写入的数据而决定。
写入位线电流电路(驱动器/吸收器(driver/sinker))WBLD与每个写入位线WBL的相对端连接。如图59所示，每个写入位线电流电路WBLD具有将电流驱动到写入位线的驱动器(电流源电路)D和从写入位线吸收电流的吸收器(电流吸收电路)S。从行译码器RD对写入位线电流电路WBLD提供控制信号。根据控制信号，驱动器D或吸收器S被激活(操作)。确定驱动器D或吸收器S是否被激活(操作)，以便电流沿相应于要写入的数据的方向流动。
同样，写入字线电流电路WWLD与每个写入字线WWL的相对端连接。同写入位线电流电路WBLD一样，每个写入字线电流电路WWLD具有驱动器D和吸收器S。从列译码器CD对写入字线电流电路WWLD提供控制信号。在写入期间，驱动器D或吸收器S根据控制信号操作。确定驱动器D或吸收器S是否操作，以便电流沿相应于要写入的数据的方向流动。
行译码器RD和列译码器CD(控制部分)控制写入线电流电路(写入位线电流电路WBLD和写入字线电流电路WWLD)，以便将数据写入到在根据地址信号的地址处的MTJ元件MTJ。
如果写电流仅需沿一个方向流动，则写入位线电流电路WBLD和写入字线电流电路WWLD中的每个都仅需有驱动器或吸收器的功能，这根据电流流动的方向而定。
为简化描述，仅显示以及将会描述写入所需的部件。例如，本领域技术人员能够使用现有技术容易地实现诸于读出所需的读出字线和选择晶体管之类的部件。
下面，将参照图2，描述根据本发明第一实施例的半导体存储器器件。图2示意性地显示根据本发明第一实施例的半导体存储器器件的重要部件。图2仅显示出如图1所示存储器单元阵列MCA的部分。如图2所示，通过将多个MTJ元件MTJ以矩阵设置，构成存储器单元阵列MCA，其中，MTJ元件作为存储器单元。例如，沿附图垂直方向设置x(大于1的自然数)个MTJ元件MTJ，而沿附图水平方向设置y(大于1的自然数)个MTJ元件MTJ。
如图2所示，x个写入位线WBL沿附图水平方向延伸，从而经过沿附图水平方向设置的MTJ元件。同样，y个写入字线WWL沿附图垂直方向延伸，从而经过沿附图垂直方向设置的MTJ元件。写入位线WBL和写入字线WWL与处在写入位线WBL与写入字线WWL之间交叉点处的MTJ元件电或磁，或电磁连接。
写入位线WBL通过连接线(第一连接线)电连接在一起。连接线CONWBL沿写入字线WWL延伸。连接线CONWBL可将所有写入线WBL连接，或将例如图52所示2的n(n为自然数)次方个(在图52中示出4个)写入线连接。
连接线CONWBL可放置在存储器单元阵列MCA的任意位置处，如它的中央或其端部附近。不过，连接线CONWBL通常处在存储器单元阵列MCA的中央，如图36所示。也就是，连接线CONWBL处在写入位线WBL的中央。此处所用术语中央表示中央及中央附近。更具体一些，中央指使得在连接线CONWBL右边部分的长度与其左边部分的长度的比率至多为10％的位置。
即便在存储器单元阵列MCA与写入位线驱动器WBLD之间设置读出放大器SA，如图37所示，也可将连接线CONWBL放置在类似位置。具体是，如果将存储器单元阵列MCA内的写入位线WBL长度定义为L1，将读出放大器SA内的写入位线WBL长度定义为L2，则将连接线CONWBL设置在与写入位线WBL端部相距一个等于(L1/L2)/2距离的位置处。同样在此情形中，与连接线CONWBL相交叉的写入位线WBL的相对部分的长度仅需近乎相同(例如，允许约10％的差)，并且无需完全相同。从而，将连接线CONWBL设置在写入位线的中央，以使写入位线WBL的两部分的电阻值相均衡。
此外，如图3所示，对于具有MTJ元件以及写入字线的两列之间的间距，仅其间夹有连接线CONWBL的两列之间的间距可比其他成对两列之间间距更大。例如，在此情形中，将连接线CONWBL与相邻MTJ元件MTJ之间的距离La设置成比在MTJ元件MTJ与相邻写入字线之间的距离Lb更大。这可使流过连接线CONWBL的电流导致对与连接线CONWBL相邻的MTJ元件MTJ的误写的可能性降低。电流所诱发的磁场的量级与距离的平方成反比。因此，如果写入线与MTJ元件之间的距离被增加以1.5的系数，则施加到MTJ元件的磁场减小到约44％。
此外，如图4所示，可通过连接线(第二连接线)CONWWL将写入字线WWL电连接在一起。连接线CONWWL沿写入位线WBL延伸。通常，连接线CONWWL处在存储器单元的中央
此外，如图5所示，可同时设有连接线CONWWL和CONWBL。在此情形中，通过连接线CONWBL连接在一起的写入位线WBL的数量可与通过连接线CONWWL连接在一起的写入字线WWL的数量相同(图53)或不同(图54)。图53表示出其中四个写入位线连接在一起，并且四个写入字线连接在一起的情形。图54表示出其中四个写入位线连接在一起，并且两个写入字线连接在一起的情形。此外，如图55所示，写入字线WWL的长度(沿写入字线WWL方向的MTJ元件MTJ数量)可大于写入位线WBL的长度(沿写入位线WBL方向的MTJ元件MTJ数量)。
可将连接线CONWBL设置在与写入位线WBL相同的导线层或不同层中。同样，也可将连接线CONWWL设置在与写入字线WWL相同的导线层或不同层中。
当同时设有连接线CONWBL和CONWWL时，可将写入位线WBL和连接线CONWBL设置在同一导线层中，而将写入字线WWL和连接线CONWWL设置在同一导线层中，例如，如图6所示。在图6中，例如，实线表示在MTJ元件MTJ上面的导线层。虚线表示在MTJ元件MTJ下面的导线层。
可选地，可将写入位线WBL和连接线CONWWL设置在同一导线层，而将写入字线WWL和连接线CONWBL设置在同一导线层，如图7所示。在此情形中，在每个黑点位置处形成触点，以使两个导线层电连接在一起。
在根据本发明第一实施例的半导体存储器器件中，连接线CONWBL将写入位线WBL电连接。这降低了当写电流通过写入位线WBL时提供的写入位线WBL的有效导线电阻。因此，能够使写入位线WBL加长而又能保持施加在写入位线上的电压和写电流。这允许对一个写入位线WBL提供的MTJ元件的数量增加，从而导致存储器单元阵列MCA的规模增大。存储器单元阵列MCA的规模增大允许芯片尺寸缩减。从而，使得用一块晶圆可制造出的芯片数量增加。因此，能够降低制造成本。
此外，如果通过连接线CONWWL将写入字线WWL电连接在一起，则通过减小写入字线WWL的有效导线电阻也可获得同样的优点。此外，同时提供连接线CONWBL和CONWWL可增加写入位线WBL和写入字线WWL的长度。这进一步用于通过增大存储器单元阵列MCA的规模来降低制造成本。
(第二实施例)
第二实施例涉及将电流流过根据第一实施例的半导体存储器器件的写入线的方法。
下面，将参照图8和9，对第二实施例进行描述。作为示例，以下描述对应于在作为例子的图2所示第一实施例的结构中向位于连接线CONWBL左侧的MTJ元件MTJ写入数据的情形。更具体而言，作为该情形的示例，在第二写入位线WBL从附图顶部所经过的MTJ元件(所选MTJ元件)上执行写入。
图8和9示意性显示出根据本发明第二实施例的重要部件在写入期间的状态。特别是，在图8中，写电流在图中向右流过通过所选MTJ元件的写入位线(所选写入位线)WBL。在图9中，写电流在图中向左流过写入位线，在图8和9中其中其锐角尖端部分反向面对写入位线WBL的写入位线电流电路WBLD，吸收器进行操作。在图8和9中，省略了写入字线WWL。在后备状态中，将所有写入位线WBL预充电至预定电势(例如，公共电势(接地电势))。
如图8所示，如果写电流在图中向右流过所选写入位线WBL，则对于与所选写入位线相连接的该对写入位线电流电路(所选写入位线电流电路)WBLD，驱动器在左写入位线电流电路中工作，而吸收器在右写入位线电流电路中工作。
从所选左写入位线电流电路WBLD流出的写电流经由连接线CONWBL分散到其他写入位线WBL上。吸收器吸收分散的电流，从而在写入位线WBL相对于连接线CONWBL的右部分中，电流向右流动。在写入位线WBL相对于连接线CONWBL的左部分中，电流向左流动。由于这样使写电流分布到所有写入位线WBL，流过每个写入位线WBL的电流减小。例如，如果将在每个写入位线WBL的驱动器或吸收器与连接线CONWBL之间的导线电阻定义为R，写电流路径的电阻值降至R+R/(2n-1)(n为连接在一起的写入位线WBL的数量)。如果写入位线WBL如现有技术一样并不连接在一起，则写电流路径的电阻值为2R。因此，定性而言，可根据n的值将电阻值缩减约33％至50％。从而，可增大写入位线WBL的导线电阻，也就是，增加写入位线WBL的长度。
如果如图9所示，使写电流在图中向左通过所选写入位线WBL，则对于该对所选写入位线电流电路WBLD，驱动器在右写入位线电流电路WBLD中工作，而吸收器在左写入位线电流电路WBLD中工作。驱动器在除所选写入位线电流电路WBLD之外的写入位线电流电路WBLD中工作。
通过连接线CONWBL，使流出除右端所选写入位线电流电路WBLD之外的所述写入位线电流电路WBLD的写电流流入所选写入位线WBL相对于连接线CONWBL的左部分。换而言之，流过所选写入位线WBL左部分的电流为所有驱动器传入写入位线的电流的总和。从而，即便写入位线WBL的导线电阻增大，也就是增大写入位线WBL的长度，也能够使足够大的电流流过通过所选MTJ元件MTJ的所选写入位线WBL的部分。换而言之，能够传导足够的写电流，而又使写入位线WBL的长度增加。
在图8中，并非除所选写入位线电流电路WBLD之外的位线电流电路WBLD中的所有吸收器必须工作。仅需至少一个吸收器工作。此外，在图9中，在除所选写入位线电流电路WBLD之外的位线电流电路WBLD中，仅需至少一个驱动器工作。这也适用于以下所述的实施例。
结合所选MTJ元件MTJ处在连接线CONWBL左侧的情形给出了以上描述。上面的描述也适用于所选MTJ元件处在连接线CONWBL右侧的情形。也就是，如果电流向右流过所选写入位线WBL，驱动器在所选左写入位线电流电路WBLD中工作，而吸收器在所选右写入位线电流电路WBLD中工作。如果电流向左流过所选写入位线WBL，则驱动器在所选右写入位线电流电路WBLD中工作，而吸收器在所选左写入位线电流电路WBLD中工作。吸收器在其他写入位线电流电路WBLD中工作。
已提供对写入位线WBL，也就是，如图2所示第一实施例的示例的描述。不过，在如图4所示示例中，类似地确定在每个写入字线电流电路WWLD中是激活驱动器还是吸收器。
仅沿一个方向流过写入线的电流也可实现写入。下面，将结合图4进行描述。图10和11各自示意性地显示出第二实施例在写入期间的状态。在这些图中，电流仅沿一个方向(例如，从图的顶部到底部)流过写入位线WBL。
如果所选MTJ元件处在连接线CONWWL上面，则如图10所示，仅有连接到所选写入字线WWL的驱动器工作。其他驱动器不工作。而在另一方面，所有吸收器都工作。
如果所选MTJ元件处在连接线CONWWL下面，则如图11所示，仅有连接所选写入字线WWL的吸收器工作。其他吸收器不工作。而在另一方面，所有驱动器都工作。该控制允许有足够的写电流流过通过所选MTJ元件的写入线的部分，同时允许增加写入线的长度，即使写电流电路仅具有驱动器和吸收器之一也是如此。在图10和11中，也省略了写入位线WBL。
此外，在如图5所示示例中，通过将本发明实施例中的数种类型的控制组合在一起，可对写入位线WBL和写入字线WWL提供足够的写电流，同时增大这些线的长度。
下面，将描述对于写入位线电流电路WBLD和写入字线电流电路WWLD的控制。图56显示出写入位线电流电路以及对于它的控制信号。如图56所示，对在图左部分的每个写入位线电流电路WBLD1提供控制信号LSEL，DAT1和WACT，以及地址信号USEL(m)和SEL(n)。对在图右部分的每个写入位线电流电路WBLD2提供控制信号RSEL，DAT0和WACT，以及地址信号USEL(m)和SEL(n)。注意，m为通过一个连接线CONWBL构成的写入位线组的数量，n是构成一个位线组的写入位线WBL的数量。
在以下描述中，通过一个连接线CONWBL连接在一起的写入位线WBL和写入位线WBL通过的MTJ元件MTJ称为互连单元。以下将仅针对写入位线WBL和写入位线电流电路WBLD进行描述。不过，同样的描述完全适用于写入字线WWL和写入字线电流电路WWLD。
根据控制信号LSEL，RSEL，DAT0，DAT1，USEL(m)，SEL(n)和WACT的组合控制写入位线电流电路WBLD。从而，根据所选MTJ元件的位置，所选MTJ元件相对于连接线CONWBL的位置，和写入数据，通过对所选MTJ元件施加的磁场，形成与图8或9或其他图中所示相似的状态。
图47显示出控制信号LSEL和RSEL。控制信号LSEL被提供给所有写入位线电流电路WBLD1。控制信号LSEL指示所选MTJ元件处在连接线CONWBL的左端。在此情形中，控制信号LSEL例如处在高电平。控制信号RSEL被提供给所有写入位线电流电路WBLD2。控制信号RSEL指示所选MTJ元件处在连接线CONWBL的右端。控制信号RSEL例如处在高电平，以指示该情形。此外，控制信号LSEL和RSEL被提供给作为行地址的写入字线电流电路WWLD1和WWLD2。
类似地，对写入字线电流电路WWLD1提供指示所选MTJ元件处在连接线CONWBL上面的信号。对写入字线电流电路WWLD2提供指示所选MTJ元件处在连接线CONWBL下面的信号。
图48表示控制信号DAT0和DAT1。控制信号DAT0被提供给所有写入位线电流电路WBLD2。控制信号DAT0指示写入数据为“0”，并且在此情形中例如处在高电平。控制信号DAT1被提供给所有写入位线电流电路WBLD1。控制信号DAT1指示写入数据为“1”，并且在此情形中例如处在高电平。控制信号DAT0和DAT1是互补的。
图49表示地址信号USEL(m)，其中，n为255。地址信号USEL(0)被提供给与第一个互连单元相连的所有写入位线电流电路WBLD1和WBLD2。类似地，地址信号USEL(x)被提供给与第x+1个互连单元相连的所有写入位线电流电路WBLD1和WBLD2。
图50表示地址信号SEL(n)。地址信号SEL(0)被提供给在每个互连单元中具有最小行地址(最顶部)的写入位线电流电路WBLD1和WBLD2。地址信号SEL(0)指示要选择这些写入位线电流电路WBLD1和WBLD2。类似地，地址信号SEL(y)被提供给在每个互连单元中具有第y+1最小行地址的写入位线电流电路WBLD1和WBLD2(从部件顶部起的第y+1个写入位线电流电路WBLD1和WBLD2)。地址信号SEL(y)指示要选择这些写入位线电流电路WBLD1和WBLD2。
图51表示信号WACT。信号WACT被提供给所有写入位线电流电路WBLD1和WBLD2。信号WACT指示写入位线电流电路WBLD1和WBLD2工作或不工作。
在根据本发明第二实施例的半导体存储器器件中，在写入期间包括在第一实施例的配置的写入位线电流电路中的驱动器和吸收器的数量。具体地，与除所选写入线(所选的写入线WBL和所选的写入字线WWL)之外的写入线相连的驱动器和吸收器也根据写电流的方向而被激活。从而，通过所选MTJ元件的写电流分散到其他写入线。这样，可将与现有技术中相比更大的写电流流过写入线。换而言之，即使写入线长度增加导致写入线的导线电阻增大，也能提供足够的写电流。
此外，自多个写入线的总电流流入所选写入线中。从而，即使写入线长度增加，在对写入线不施加高电压的情况下，也能提供足够的写电流。
(第三实施例)
在第三实施例中，除第二实施例的控制外，还执行控制，使得与邻近于所选MTJ元件的所选写入线相邻的写入线部分中，没有电流流过。
图12和13各自示意性显示根据第三实施例的半导体存储器器件的重要部件在写入期间的状态。在图12中，写电流在图中向右流过所选写入位线WBL。所选写入位线为从附图顶部起的第二个写入位线。图12对应于如图8所示第二实施例的状态。在图13中，写电流在图中向左流过所选写入位线WBL。图13对应于如图9所示第二实施例的状态。
如图12所示，在与邻近于所选一个WBL的写入线WBL(相邻写入线)相连，且与所选MTJ元件MTJ相对于连接线CONWBL被设置在单元同一侧的写入位线电流电路WBLD之一中，驱动器和吸收器都不工作。在其他写入位线电流电路WBLD中，吸收器工作。
此外，如图13所示，在与相邻写入线相连，且与所选MTJ元件MTJ相对于连接线CONWBL被设置在单元同一侧的写入位线电流电路之一中，驱动器和吸收器都不工作。在其他写入位线电流电路WBLD中，驱动器工作。
在图12和13中的控制阻止电流流过与所选MTJ元件相邻的相邻写入位线WBL的部分。
根据本发明第三实施例的半导体存储器器件不仅设置为第二实施例，而且还阻止电流流过与所选MTJ元件相邻的相邻写入位线(相邻写入位线WBL和相邻写入字线WWL)的部分。从而，半导体存储器器件不仅具有同第二实施例的半导体存储器器件同样的效果，而且还能阻止流过邻近于所选MTJ元件的相邻写入位线部分的电流所诱发的磁场被施加到所选MTJ元件。因此，能够避免对MTJ元件的误写入。
(第四实施例)
在第四实施例中，根据所选MTJ元件的位置，在除了所选写入线之外的每个写入线(未选写入线)的仅一端处的驱动器或吸收器工作。
图14和15各自示意性显示根据第四实施例的半导体存储器器件的主要部件在写入期间的状态。在图14中，写电流在附图中向右流过所选写入位线WBL。所选写入位线WBL为从附图顶部起的第二个写入位线WBL。图14对应于如图8所示第二实施例的状态。在图15中，写电流在附图中向左流过所选写入位线WBL。图15对应于如图9所示第二实施例的状态。
如图14所示，除与所选写入位线WBL连接的驱动器和吸收器外，处在连接线CONWBL左侧的驱动器和吸收器都不工作。仅有与所选写入位线WBL连接的驱动器工作。处在连接线CONWBL右侧的所有吸收器工作。
此外，如图15所示，除与所选写入位线WBL连接的驱动器和吸收器外，处在连接线CONWBL左侧的驱动器和吸收器都不工作。与所选写入位线WBL连接的吸收器被激活。处在连接线CONWBL右侧的所有驱动器工作。
在写入期间，写电流流过所选写入字线WWL。因此，由写电流所诱发的磁场还施加到与所选MTJ元件MTJ属于相同列的未选MTJ元件MTJ。在该状态中，对于通过被施加来自所选写入位线WBL的磁场的未选MTJ元件的所选写入位线WBL，当电流流过除这些所选WBL之外的那些写入位线WBL(未选写入位线WBL)时，可对未选MTJ元件MTJ造成误写入。从而，在根据本发明第四实施例的半导体存储器器件中，除与所选写入位线WBL相连的驱动器和吸收器外，与所选MTJ元件MTJ相对于连接线CONWBL被设置在单元同一侧的驱动器和吸收器不工作。这避免了将来自写入位线WBL的磁场施加于与所选MTJ元件MTJ被设置在单元同一侧的未选MTJ元件MTJ，其中该所选写入字线WWL通过该未选MTJ元件MTJ。因此，可大大缩减对未选MTJ元件MTJ误写入的可能性。
以上结合如图2所示的第一实施例的示例，描述了写入位线WBL。不过，也能够类似地控制如图4和5所示的示例。
(第五实施例)
第五实施例涉及采用所谓切换写入系统(切换MRAM)的半导体存储器器件。在美国专利No.6,545,906B1(Savatchenco等人)中描述了切换MRAM。在切换MRAM中，MTJ元件MTJ的易磁化轴沿着相对由写入位线和写入字线构成的平面内的写入位线和写入字线倾斜45°角的方向延伸。在MTJ元件的结构以及导通写电流的时序方面，切换MRAM不同于传统的半导体存储器器件。
首先，将对采用切换写入系统的半导体存储器器件进行描述。图16的截面图示意性显示在切换MRAM中使用的MTJ元件的结构。在图16中，自由层和钉扎层中的磁化方向平行(平行状态)。如图16所示，绝缘隧道势垒层103被夹在自由层101和钉扎层102之间。钉扎层102具有两个由铁磁金属构成的铁磁层111和112，夹在铁磁层111和112之间的由顺磁金属构成的顺磁层113，以及由反铁磁金属构成的反铁磁层114。在反铁磁层114上设置由铁磁层111和112以及顺磁层113组成的结构。两个铁磁层111和112以反铁磁方式耦合。
自由层101具有两个由铁磁金属构成的铁磁层121和122，和夹在这些铁磁层之间并由顺磁金属构成的顺磁层123。两个铁磁层121和122以反铁磁方式耦合。在平行状态中，其间夹有隧道势垒层103的两个铁磁层111和122的磁化方向是平行的。
另一方面，如果MTJ元件MTJ是在平行状态中，其间夹有隧道势垒层103的两个铁磁层111和122的磁化方向是反平行的，如图17所示。
下面，将对基于切换写入系统的写入方法给出简要描述。如果采用切换写入系统，从所要执行写入的MTJ元件MTJ读取数据。如果读取的数据与写入数据相同，则不执行写入。写入仅在读取的数据不同于写入数据时才会执行。
对于切换写入系统，写入改变MTJ元件MTJ的状态，而与在写入前MTJ元件MTJ的状态无关。例如，如果MTJ元件MTJ处于反平行状态，写入会使得MTJ元件MTJ处在平行状态。如果MTJ元件MTJ处于平行状态，写入会使得MTJ元件MTJ处在反平行状态。
如图18所示，将IWWL流过写入字线WWL，将IWBL流过写入位线WBL，以将MTJ元件MTJ的状态反向。图19显示出用于提供写电流IWWL和IWBL的时序。如图19所示，提供写电流IWWL的时序与提供写电流IWBL的时序之间具有特定的延迟。
下面，将描述在图19的波形图中所示时期T1至T5期间的MTJ元件MTJ元件的状态。在以下所述写入操作期间，在钉扎层的铁磁层中的磁化方向保持不变。
周期T1(初始状态)
如图20所示，根据其位置越过隧道势垒层彼此相对的两个铁磁层的磁化方向，MTJ元件MTJ处在平行状态或反平行状态。具体地，在图20至24中，自由层的第一铁磁层和第二铁磁均对应于在图16和17中的铁磁层122和111之一。
如果在图16和17中的铁磁层122的磁化方向与图20中的第一铁磁层的磁化方向相对应，则MTJ元件MTJ最初处在平行状态。另一方面，如果在图16和17中的铁磁层122的磁化方向与图20中的第二铁磁层的磁化方向相对应，MTJ元件MTJ最初处在反平行状态。自由层的第一和第二铁磁层的磁化方向相互反向。因此，自由层的合成磁化强度几乎为零。
周期2(提供IWWL)
如图21所示，通过写入字线WWL的写电流IWWL诱发磁场。从而，在自由层的第一和第二铁磁层中的磁化方向遵循写电流IWWL所诱发的磁场的方向。因此，合成磁化方向表现为自由层方向。
此处，通过适当设计自由层的两个铁磁层的反铁磁耦合，阻止在两个铁磁层中的磁化方向遵循由写电流IWWL所诱发的磁场的方向。当保持反铁磁耦合的同时，在自由层的两个铁磁层中的磁化方向顺时针旋转。磁化受到写电流IWWL所诱发的磁场的影响。于是，一旦自由层的合成磁化方向与写电流IWWL所诱发的磁场的方向相符，自由层的两个铁磁层的磁化方向停止旋转。换而言之，旋转使得自由层的合成磁化方向与写入位线WBL平行。
周期T3(提供IWWL和IWBL)
然后，如图22所示，流过写入位线WBL的写电流IWBL与通过写入字线WWL的写电流IWWL诱发合成磁场。从而，当保持反铁磁耦合的同时，在自由层的两个铁磁层中的磁化方向旋转，直至自由层的合成磁化方向与写电流IWWL和IWBL所诱发的合成磁场的方向相符。换而言之，旋转使得自由层的合成磁化方向等于MTJ元件MTJ的易磁化轴的方向。
周期T4(提供IWBL)
然后，如图23所示，阻塞流过写入位线WBL的写电流IWWL。从而，仅有流过写入位线WBL的写电流IWBL诱发磁场。从而，当保持反铁磁耦合的同时，自由层的两个铁磁层的磁化方向旋转，直至自由层的合成磁化方向与写电流IWBL所诱发的合成磁场的方向相符。换而言之，旋转使得自由层的合成磁化方向与写入字线WWL平行。
周期T5(完成写入)
然后，如图24所示，阻塞流过写入位线WBL的写电流IWBL。从而，当保持反铁磁耦合的同时，自由层的两个铁磁层的磁化方向旋转，直至它们与MTJ元件MTJ的易磁化轴方向相符。
在周期T4，自由层的两个铁磁层的磁化方向已从最初状态发生旋转。因此，当磁化方向反向时的能量比回到最初状态时更稳固。因此，即便阻塞写电流后，磁化方向仍然保持旋转反向。
在本示例中，如图19所示，电流开始流过写入字线WWL比流过写入位线WBL早特定的延迟时间A。不过，相反的设置是可能的，也就是，电流开始流过写入位线WBL可比流过写入字线WWL早特定的延迟时间A。在此情形中，磁化方向旋转的方向与上述示例不同。不过，如同在上述示例的情形，自由层的两个铁磁层的磁化方向发生旋转，使得自由层的合成磁化方向与写入字线WWL和写入位线WBL所诱发的磁场的方向一致。
下面，将描述涉及采用切换写入系统的半导体存储器器件的第五实施例。图25示意性显示根据第五实施例的半导体存储器器件的重要部件。如图25所示，MTJ元件MTJ的易磁化轴沿相对于写入位线和写入字线倾斜45°角的方向延伸。此外，根据本实施例的MTJ元件MTJ具有适于切换写入系统的结构，例如，如图17所示。图25显示出其中连接线CONWBL将写入位线WBL电连接的示例。图25对应于显示出第一实施例的图2。本实施例的其余部分结构与显示出第一实施例的图2相同。
此外，如图26所示，连接线CONWWL可将写入字线WWL电连接。图26对应于显示第一实施例的图4，并且，除MTJ元件MTJ的结构以及易磁化轴的方向外，其余与图4相同。
此外，如图27所示，可同时提供有连接线CONWBL和CONWWL。图27对应于显示第一实施例的图5，并且，除MTJ元件MTJ的结构以及易磁化轴的方向外，其余与图5相同。
在根据第五实施例的半导体存储器器件中，通过连接线将写入线电连接在一起，而不论MTJ元件MTJ的易磁化轴的方向如何。因此，第五实施例具有同第一实施例同样的优点。
(第六实施例)
第六实施例涉及设置有冗余电路的情形。图28示意性显示根据第六实施例的半导体存储器器件的重要部件。如图28所示，半导体存储器器件具有以与第一实施例中同样的方式配置的存储器单元阵列MCA，和冗余存储器单元阵列RMCA(用于替换)。例如，为了对半导体存储器器件进行运行检测，使用由多个熔丝等组成的程序导线部分对内部电路编程。内部电路允许切换到冗余存储器单元阵列MCA中的冗余MTJ元件MTJ，即便在实际使用期间故障MTJ元件MTJ或包含这样MTJ元件MTJ的线的地址被输入，也是如此。
冗余存储器单元阵列的配置与存储器单元阵列MCA类似。也就是，冗余MTJ元件RMTJ以矩阵设置。用于替换的写入位线RWBL和写入字线WWL交叉，从而MTJ元件RMTJ构成触点。连接线CONRWBL与写入位线RWBL电连接。在此情形下，通过连接线CONRWBL连接在一起的写入位线RWBL的数量设置成等于在存储器单元阵列MCA中通过连接线CONWBL连接在一起的写入位线WBL的数量L。
当要替换故障MTJ元件MTJ时，通过一个连接线CONWBL连接在一起的位线WBL和位线WBL所通过的MTJ元件MTJ被用作一单元，用于通过写入位线RWBL和冗余MTJ元件RMTJ来替换故障MTJ元件MTJ。从而，即便通过冗余MTJ元件RMTJ替换MTJ元件MTJ，半导体存储器器件也能够按照在未执行替换时的情形操作。另外，还可获得与存储器单元阵列MCA中连接线同样的优点。
在以上描述的示例中，对一个存储器单元阵列MCA设置一个冗余存储器单元阵列RMCA。不过，本发明并不限于此。例如，如图29所示，可由多个存储器单元阵列MCA替换在一个冗余存储器单元阵列RMCA中的多个单元的每个。
此外，在以上描述的示例中，除存储器单元阵列MCA外，还设置有冗余存储器单元阵列RMCA。不过，冗余存储器单元部分可设置在一个存储器单元阵列中，使得在同一存储阵列内能够替换故障存储器单元，例如，如图30所示。
此外，在一个冗余替换单元中写入线数量比连接在一起的写入线的数量更少，使基于冗余的替换效率得到提高。
在根据本发明第六实施例的半导体存储器器件中，连接线将存储器单元阵列MCA中的写入线电连接，如同在第一实施例的情形。从而，获得与第一实施例同样的优点。
此外，根据第六实施例，连接线CONRWBL将存储器单元阵列RMCA中的写入位线RWBL电连接。连接在一起的写入位线RWBL的数量与在存储器单元阵列MCA中连接在一起的写入位线WBL的数量相同。从而，即便替换了故障点，也不削弱连接线的优点。
(第七实施例)
第七实施例涉及采用所谓分阻存储器单元的半导体存储器器件。分阻单元在日本专利申请KOKAI公开2002-382393中已有描述。在传统半导体存储器器件中，一个存储器单元具有一个MTJ元件，且利用通过向MTJ元件施加特定电压而获得的电流信号或通过向MTJ元件提供特定电流而在MTJ元件上生成的电压信号来读出数据。相比之下，对于分阻单元，一个存储器单元具有保持有互补数据的两个MTJ元件。基于其中一个MTJ元件与另一MTJ元件的电阻比来识别数据。
首先，将简要描述采用分阻单元的半导体存储器器件。图31显示出分阻单元。如图31所示，一个存储器单元具有串联连接的两个MTJ元件MTJ和/MTJ。每个MTJ元件具有分别与写入位线WBL或/WBL连接连接的一端。另一方面，MTJ元件的另一端通过选择晶体管Q和/Q连接在一起。该连接节点构成读出位线RBL。读出字线RWL与选择晶体管Q和/Q的栅极相连。
在MTJ元件MTJ和/MTJ中存储有互补数据。例如，当MTJ元件MTJ＝“1”数据并且MTJ元件/MTJ＝“0”时，存储器单元存储了“1”。另一方面，当MTJ元件MTJ＝“0”数据并且MTJ元件/MTJ＝“1”时，存储器单元存储了“0”。
通过适当控制通过写入字线WWL和写入位线WBL和/WBL的电流的方向以使得MTJ元件MTJ和/MTJ中的数据彼此相反，从而执行写入。
通过将MTJ元件MTJ和/MTJ的电阻分别定义为R1和R2，并读取由于在写入位线WBL与/WBL之间施加电压V而在读出位线RBL上生成的电势V·R2/(R1+R2)，从而执行读取。将该电势与参考电势进行比较，以确定存储器单元所保持的数据。显然，电阻R1和R2的高低取决于在MTJ元件MTJ和/MTJ中保持的数据。
从而，读取信号的值并不取决于MTJ元件MTJ的绝对电阻，而是由一个MTJ元件与另一MTJ元件的电阻之比决定。因此，即便由于制造过程的变化等造成MTJ元件电阻的变化，读出信号电压的绝对值并不变化。因此，确保了固定的读出余量。
下面，将描述涉及采用以上分阻单元的半导体存储器器件的本发明第七实施例。图32示意性显示根据本发明第七实施例的半导体存储器器件的重要部件。如图32所示，设置有多个均由写入位线WBL和/WBL组成的写入位线对。在写入位线WBL和/WBL之间的位置关系对于所有位线对都相同。例如，写入位线WBL处于距图顶部较近的位置，而写入位线/WBL处于距图底部较近的位置。
在每对的位线之间连接有分阻存储器单元MC。每个存储器单元以矩阵设置。分阻单元具有两个MTJ元件MTJ和/MTJ以及两个选择晶体管Q和/Q(未示出)，如同图31所示的配置。此外，在两个MTJ元件MTJ和/MTJ之间的连接节点与读出位线RBL相连接。将每个写入字线WWL设置成通过属于同一列的存储器单元MC的MTJ元件MTJ如/MTJ。
写入位线WBL通过连接线CONWBL电连接在一起。连接在一起的写入位线WBL的数量可是任意的，例如，如图33所示(该图表示出四个写入位线WBL)。此外，写入位线/WBL通过连接线(第二连接线)/CONWBL电连接在一起。连接线CONWBL和/CONWBL通常基本处在存储器单元阵列MCA的中央。此外，如图34所示，写入字线WWL可通过连接线CONWWL电连接在一起，如图5的情形那样。例如，在本示例中，连接线CONWBL形成在与写入字线WWL相同的层中。连接线CONWWL形成在与写入位线WBL相同的层中。
如图35所示，在写入位线WBL和/WBL之间的位置关系可在相邻写入位线对之间反向。
对于根据本发明第七实施例的半导体存储器器件，即便具有分阻存储器单元，也会通过将写入位线WBL连接在一起以及将写入位线/WBL连接在一起，获得与第一实施例相同的优点。
(第八实施例)
在第一至第七实施例中，对每个写入位线WBL提供有写入位线电流电路WBLD，对每个写入字线WWL提供有写入字线电流电路WWLD。相比之下，在第八实施例中，写入位线电流电路WBLD和写入字线电流电路WWLD分别为多个写入位线WBL和多个写入字线WWL所共享。在以下描述中，将显示出写入方法和存储器单元配置的最通用示例。不过，当然，第八实施例可应用于第五实施例(切换写入系统)或第七实施例(分阻存储器单元)。
图38显示根据本发明第八实施例的半导体存储器器件的重要单元。如图38所示，每个写入位线WBL的一端与开关电路SWBL1(例如，晶体管)的一端连接。每个开关电路SWBL1的另一端与公共线VCONWBL1连接。公共线VCONWBL1与写入位线电流电路WBLD1连接。
同样，每个写入位线WBL的另一端通过开关电路SWBL2(例如，晶体管)与公共线VCONWBL2连接。公共线VCONWBL2与写入位线电流电路WBLD2连接。
每个写入字线WWL的一端与开关电路SWWL1(例如，晶体管)的一端连接。每个开关电路SWWL1的另一端与公共线VCONWWL1连接。公共线VCONWWL1与写入字线电流电路WWLD1连接。
同样，每个写入字线WWL的另一端通过开关电路SWWL2(例如，晶体管)与公共线VCONWWL2连接。公共线VCONWWL2与写入字线电流电路WWLD2连接。
根据开关电路SWBL1，SWBL2，SWWL1或SWWL2是接通还是断开，向所选写入位线WBL或写入字线WWL提供电流。控制电路(后面会描述)控制着开关电路SWBL1，SWBL2，SWWL1和SWWL2的接通和断开。下面，将详细描述该控制。
存储器单元阵列与第一，第五或第七实施例中的相同。此外，互连线CONWBL和CONWWL可采用在第一实施例中所示的任何形式。例如，可提供互连线CONWBL和CONWWL中的一者或两者。
图38表示一个存储器单元阵列具有一个公共线VCONWBL1，一个公共线VCONWBL2，一个公共线VCONWWL1，和一个公共线VCONWWL2的情形。不过，对每种类型可设有多个公共线。或者，可设置多个存储器单元阵列，以便相邻存储器单元阵列共享公共线VCONWBL1，VCONWBL2，VCONWWL1，和VCONWWL2。
在后备状态中，所有开关电路SWBL1，SWBL2，SWWL1，和SWWL2处于接通。从而，将写入位线WBL的电势预充电至连接线VCONWBL1和VCONWBL2的电势(通常为公共电势)。此外，将写入字线WWL的电势预充电至连接线VCONWWL1和VCONWWL2的电势(通常为公共电势)。如以后所述，在写入期间，断开预定开关电路SWBL1，SWBL2，SWWL1，或SWWL2。
写入位线WBL和写入字线WWL在后备状态可预充电如下。如图57所示，在公共电势线与每个写入位线WBL的一端之间设有开关电路SWPWBL，例如，晶体管(与开关电路SWBL1和SWBL2形成连接节点)。同样，在公共电势线与每个写入字线WWL的另一端之间设有开关电路SWPWWL，例如，晶体管(与开关电路SWWL1和SWWL2形成连接节点)。然后，在后备期间，接通开关电路SWPWBL和SWPWWL，在写入期间将它们断开。
下面，将更详细地描述如图38所示电路。以下描述仅涉及写入位线WBL和写入位线电流电路WBLD1和WBLD2。不过，同样的描述还适用于写入字线WWL和写入字线电流电路WWLD1和WWLD2。
首先，将参照图39至41描述写入位线电流电路WBLD1和WBLD2。图39至41详细显示出如图38所示半导体存储器器件的一部分。图39至41表示通过连接线CONWBL将四个写入位线WBL连接在一起的情形。
在图39中，写电流沿两个方向流过写入位线WBL。如图39所示，写入位线电流电路WBLD1由供电点势端子与公共电势端子之间串联连接的电流源I1和开关电路SW11和SW12组成。写入位线电流电路WBLD2由供电点势端子与公共电势端子之间串联连接的电流源I2和开关电路SW21和SW22组成。在开关电路SW11和SW12之间的连接节点与连接线VCONWBL1连接。在开关电路SW21和SW22之间的连接节点与连接线VCONWBL2连接。
在图40和41中，写电流沿一个方向流过写入位线。对于通常的写入方法，电流不需要在写入位线WBL或写入字线WWL中沿两个方向流动。对于切换写入系统，在写电流WBL和写入字线WWL中，电流仅沿一个方向流动就足够了。在此情形中，可使用如图40和41所示配置的写电流电路。
如图40和41所示，不提供相应于写入位线电流电路WBLD2的部分。连接线VCONWBL2简单地与公共电势端子连接。在图40中，写入位线电流电路WBLD1与如图39所示写入位线电流电路相同。在图41中，写入位线电流电路WBLD1仅具有与连接线VCONWBL1相连的电流源I1。
下面，将参照图42至45，描述在写入期间对开关电路SWBL1和SWBL2的控制。在图42至45中，在从顶部算起的第二个互连单元中，在从该单元顶部算起的第二个写入位线WBL所通过的MTJ元件MTJ(以圆圈显示)上，执行写入。在图42和43中，所选MTJ元件MTJ在附图中处在连接线CONWBL的左侧。在图44和45中，所选MTJ元件MTJ在附图中处在连接线CONWBL的右侧。此外，在图42和44中，写电流从图左侧向右侧流动(例如，“1”的写入)，在图43和45中，写电流从图右侧向左侧流动(例如，“0”的写入)，
在图42中，开关SW11和SW22(以圆圈显示)接通。此外，开关SWBL1中只有与所选写入位线WBL连接的一个开关SWBL1接通。所有开关SWBL2断开。
在图43中，开关SW12和SW21接通。此外，与除包含所选MTJ元件MTJ的互连单元(选中的互连单元)之外的互连单元(未选互连单元)连接的所有开关SWBL1接通。与未选互连单元连接的所有开关SWBL2保持断开。对于与所选互连单元连接的开关SWBL1和SWBL2，与所选位线WBL连接的开关SWBL1和所有开关SWBL2接通。
在图44中，开关SW11和SW22接通。此外，与未选互连单元连接的所有开关SWBL2接通。与未选互连单元连接的所有开关SWBL1保持断开。对于与所选互连单元连接的开关SWBL1和SWBL2，与所选位线WBL连接的开关SWBL2和所有开关SWBL1接通。
在图45中，开关SW12和SW21接通。此外，开关SWBL2中只有与所选写入位线WBL连接的一个开关SWBL2接通。所有开关SWBL1接通。
如果电流仅沿一个方向流过写入位线WBL便足够了，则例如在图42和44中，可使开关SW11和SW22总处于接通。在此情形中，写入位线电流电路WBLD1和WBLD2按如图40或41所示同样的方式进行配置。
如图46所示，每个开关电路SWBL1由写入位线写入控制电路WBLC1来控制。每个开关电路SWBL2由写入位线写入控制电路WBLC2来控制。对每个写入位线写入控制电路WBLC1提供控制信号LSEL，DAT1和WACT，以及地址信号USEL(m)和SEL(n)。
对每个写入位线写入控制电路WBLC2提供以控制信号RSEL，DAT0和WACT，以及地址信号USEL(m)和SEL(n)。这些控制信号和地址信号与第二实施例中的相同。开关电路SWBL1和SWBL2均根据控制信号LSEL，RSEL，DAT0，DAT1，USEL(m)，SEL(n)和WACT的组合加以控制。从而，根据所选MTJ元件的位置，所选MTJ元件相对于连接线CONWBL的位置，和写入数据，通过施加到所选MTJ元件的磁场，形成类似于如图42至45的任何一个中所示的状态。
在根据本发明第八实施例的半导体存储器器件中，写入位线WBL连接在一起，和/或写入字线WWL连接在一起，如同第一实施例的情形那样。从而，生成同第一实施例同样的效果。
此外，根据第八实施例，写入位线WBL共享写入位线电流电路WBLD1和WBLD2。写入字线WWL共享写入字线电流电路WWLD1和WWLD2。这用于减少写入位线电流电路WBLD1和WBLD2以及写入字线电流电路WWLD1和WWLD2的所需数量。
对于本领域技术人员而言，会很容易想到其他优点和修改。因此，广义而言，本发明并不限于此处所显示和描述的具体细节以及说明性实施例。因此，在不偏离如所附权利要求及其等效方面的本发明总的构思的精神或范围下，可做出多种修改。

Claims (31)

1.一种半导体存储器器件，其特征在于包括：
利用流过导线(MTJ)的电流的多个存储器单元；
与存储器单元电或磁或电磁连接并沿第一方向设置的多个第一写入线(WBL)；和
将至少两个第一写入线相互电连接的第一连接线(CONWBL)。
2.根据权利要求1的器件，其特征在于，第一连接线与第一写入线形成在同一导线层。
3.根据权利要求1的器件，其特征在于，第一连接线处于第一写入线的中央部分。
4.根据权利要求1的器件，其特征在于，在第一连接线的两侧，与第一写入线之一电或磁或电磁连接的存储器单元的数量是相等的。
5.根据权利要求1的器件，其特征在于，第一连接线将2的n(n为自然数)次方个第一写入线互相电连接。
6.根据权利要求1的器件，其特征在于，由第一连接线电连接的第一写入线的数量至少为在冗余替换部件内包含的第一写入线的数量。
7.根据权利要求1的器件，其特征在于还包括：
用于替换故障存储器单元的多个冗余存储器单元(RMTJ)；
与冗余存储器单元电或磁或电磁连接并沿第一方向设置的多个冗余写入线(RWBL)；和
将至少两个冗余写入线互相电连接的冗余连接线(CONWBL)，相互电连接的第一写入线的数量至少为相互电连接的冗余写入线的数量。
8.根据权利要求1的器件，其特征在于，存储器单元包括磁电阻元件，
磁电阻元件周期性排列，并且
在与第一连接线相邻的存储器单元内的磁电阻元件与第一连接线之间的距离大于周期性排列的磁电阻元件之间的间距。
9.根据权利要求1的器件，其特征在于还包括：
与冗余存储器单元电或磁或电磁连接并沿不同于第一方向的第二方向设置的多个第二写入线(WWL)；和
将至少两个第二写入线互相电连接的第二连接线(CONWWL)。
10.根据权利要求9的器件，其特征在于，存储器单元之一设置在第一写入线之一和第二写入线之一之间的相交处，
所述第一写入线之一形成在所述存储器单元之一上面的导线层中，并且
所述第二写入线之一形成在所述存储器单元之一下面的导线层中。
11.根据权利要求9的器件，其特征在于，互相电连接的第一写入线的数量至少为相互电连接的第二写入线的数量。
12.根据权利要求9的器件，其特征在于，互相电或磁或电磁连接的存储器单元的数量至多为互相电或磁或电磁连接的存储器单元的数量。
13.根据权利要求1的器件，其特征在于，第一写入线的相邻两个构成第一写入线对(WBL，/WBL)，
设置有多个第一写入线对，
第一连接线将构成第一写入线对的第一写入线之一的多个第一写入线相互电连接，以及
第二连接线(/CONWBL)将构成第一写入线对的另一个第一写入线的多个第一写入线相互电连接。
14.根据权利要求1的器件，其特征在于，第一写入电路(WBLD)与第一写入线的一端相连，
第二写入电路(WBLD)与第一写入线的另一端相连，
第一写入电路包括对第一写入线提供写电流的电流源电路，第二写入电路包括从第一写入线吸收写电流的电流吸收电路，或者第一写入电路和第二写入电路包括电流源电路和电流吸收电路，以及
在一个写入操作期间激活的电流源电路的数量不同于在一个写入操作期间激活的电流吸收电路的数量。
15.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，以及
在一个写入操作期间，在与第一写入线组相连的第一写入电路和第二写入电路中，电流源电路之一和多个电流吸收电路被激活，或者电流吸收电路之一和多个电流源电路被激活。
16.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，以及
在一个写入操作期间，在与第一写入线组相连的第一写入电路和第二写入电路中，
当激活电流源电路之一和多个电流吸收电路时，使与激活的电流源电路相邻的第一写入电路或第二写入电路去活，并且
当电流吸收电路之一和多个电流源电路工作时，使与工作的电流吸收电路相邻的第一写入电路或第二写入电路去活。
17.根据权利要求14的器件，其特征在于，互相电连接的多个第一写入线构成第一写入线组，以及
在一个写入操作期间，对于在其上相对于第一连接线地定位写入目标存储器单元的器件一侧，在位于该器件侧的多个第一写入电路和多个第二写入电路中，
除与电或磁或电磁连接到写入目标存储器单元的第一写入线相连接的第一写入电路和第二写入电路之外，所有其它第一写入电路和第二写入电路被去活。
18.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成多个第一写入线组，并且
将第一写入线组中不包括与写入目标存储器单元电或磁或电磁连接的第一写入线的至少一个第一写入线组的所有第一写入线预充电至同一电势。
19.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，
存储器单元构成存储器单元阵列，
多个第一写入电路由第一地址信号来控制，第一地址信号用于选择相对于第一连接线地位于存储器单元阵列的一侧的存储器单元，
多个第二写入电路由第二地址信号来控制，第二地址信号用于选择相对于第一连接线地位于存储器单元阵列的另一侧的存储器单元，并且
第一地址信号和第二地址信号是互补的。
20.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，
多个第一写入电路由第一写入数据极性信号来控制，第一写入数据极性信号指示具有第一极性的数据将被写入存储器单元，
多个第二写入电路由第二写入数据极性信号来控制，第二写入数据极性信号指示具有第二极性的数据将被写入存储器单元，并且
第一写入数据极性信号和第二写入数据极性信号是互补的。
21.根据权利要求14的器件，其特征在于，相互电连接的多个第一写入线构成多个第一写入线组，
第一写入线组由同样数量的第一写入线组成，并且
与第一写入线组的第一写入线之一连接的多个第一写入电路之一和多个第二写入电路之一由相同地址信号控制。
22.根据权利要求14的器件，其特征在于，写入操作控制信号被提供给第一写入电路和第二写入电路，以控制写入操作的启动或终止或启动和终止的定时。
23.根据权利要求1的器件，其特征在于，第一写入线的一端通过第一开关电路(SWBL1)与第一公共线(VCONWBL1)电连接，
第一写入线的另一端通过第二开关电路(SWBL2)与第二公共线(VCONWBL2)电连接，
第一写入电路(WBLD1)与第一公共线连接，
第二写入电路(WBLD2)与第二公共线连接，
第一写入电路包括向第一公共线提供写电流的电流源电路，第二写入电路包括从第二公共线吸收写电流的电流吸收电路，或者，第一写入电路和第二写入电路包括电流源电路和电流吸收电路，以及
在一个写入操作期间接通的第一开关电路的数量不同于接通的第二开关电路的数量。
24.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，以及
在一个写入操作期间，在与第一写入线组相连的多个第一开关电路和多个第二开关电路中，第一开关电路之一和多个第二开关电路接通，或者，第二开关电路之一和多个第一开关电路接通。
25.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，
设置有多个第一写入线组，
在连接到第一写入线组的不包括与写入目标存储器单元电或磁或电磁连接的第一写入线的至少一个第一写入线组的第一开关电路和第二开关电路中，
所有第一开关电路断开，并且多个第二开关电路接通，以及
所有第二开关电路断开，并且多个第一开关电路接通。
26.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，并且
将第一写入线组中不包括与写入目标存储器单元电或磁或电磁连接的第一写入线的至少一个第一写入线组中的所有第一写入线预充电至同一电势。
27.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，
存储器单元构成存储器单元阵列，
多个第一开关电路由第一地址信号(LSEL)来控制，第一地址信号用于选择相对于第一连接线地位于存储器单元阵列的一侧的存储器单元，
多个第二开关电路由第二地址信号(RSEL)来控制，第二地址信号用于选择相对于第一连接线地位于存储器单元阵列的另一侧的存储器单元，并且
第一地址信号和第二地址信号彼此是互补的。
28.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成第一写入线组，
多个第一开关电路由第一写入数据极性信号(DAT0)来控制，第一写入数据极性信号指示具有第一极性的数据将被写入存储器单元，
多个第二开关电路由第二写入数据极性信号(DAT1)来控制，第二写入数据极性信号指示具有第二极性的数据将被写入存储器单元，并且
第一写入数据极性信号和第二写入数据极性信号彼此是互补的。
29.根据权利要求23的器件，其特征在于，相互电连接的多个第一写入线构成多个第一写入线组，
第一写入线组由同样数量的第一写入线组成，并且
与第一写入线组的第一写入线之一连接的多个第一开关电路之一和多个第二开关电路之一由相同地址信号(SEL(n))控制。
30.根据权利要求23的器件，其特征在于，写入操作控制信号(WACT)被提供给第一开关电路和第二开关电路，以控制写入操作的启动或终止或启动和终止的定时。
31.根据权利要求23的器件，其特征在于还包括连接在多个第一写入线之一与第一电势线之间的第三开关电路(SWPWBL)。
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