CN1774798A - 从不具有缓冲层的晶片形成松弛的有用层 - Google Patents
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Abstract
用于从晶片(10)形成有用层(6)的方法,该晶片(10)包括分别从结晶材料选择的支撑衬底(1)和应变层(2)。该方法包括:第一步骤,通过产生可引起应变层(2)中弹性应变的至少相对松弛的结构性摄动以限定的深度在支撑衬底(1)形成摄动区域(3);第二步骤,提供能量,以引起应变层(2)中的弹性应变的至少相对松弛;第三步骤,从该松弛的应变层(2)的相对侧移除晶片(10)的一部分,有用层(6)为晶片(10)剩余的部分。本发明还涉及该方法的应用及在该过程中产生的晶片。
Description
技术领域
本发明涉及从晶片形成有用层,该晶片包括分别选自用于微电子、光学上或者光电子的晶体材料的衬底和应变层。
背景技术
在该文本中,如果一个层所包含的晶体材料具有和它的标称晶格参数相同的晶格参数,则该层叫做“松弛(relaxed)”层,也就是说,材料的晶格参数平衡地处在它的本体形式。
相反,“应变(strained)”层指在晶体生长期间,例如要求它的晶格参数不同于这种材料的标称晶格参数的外延生长期间,其晶体结构受拉伸或者压缩而弹性应变的晶体材料的任何层。
在同一晶片中,在分别具有不同标称晶格参数的第二晶体材料的基板上形成第一晶体材料的层,同时至少部分地使它的晶体结构保持松弛及/或没有过量的结晶缺陷,这样有时是有用或者有利的。
为此,公知的是在衬底和形成层之间插入缓冲层。
在该结构中,“缓冲层”理解为意味着匹配形成层的晶格参数和衬底的晶格参数的转换层。
为此,这种缓冲层可以具有随厚度逐渐变化的组成,然后缓冲层组成的逐渐变化直接与在衬底和形成层各自的晶格参数之间的它的晶格参数的逐渐变化有关。
还可以有更复杂的形式,例如可变含量的成分变化,含量标志的转变或者成分的不连续阶跃变化。
这种可变成分的形成需要占用很长的时间且实现起来通常很复杂。
而且,为了使它的结晶缺陷的密度最小化,缓冲层的厚度通常很大,一般在一至几个微米之间。
由此,这种缓冲层的生产通常包含漫长的、困难的和昂贵的工艺。
由B.Hollander等人给出的另一种在形成层中松弛弹性应变的技术可在所需工艺更少的情况下,产生类似的效果,例如刊登在“原子核仪器与物理学研究方法”(Nuclear Instruments and Methods inPhysics Research B 175-177(2001)357-367)中标题为“在用于实际衬底生产的氢或氦离子注入之后假晶的Si1-xGex/Si(100)异质结构的应变松弛(Strain relaxation of pseudomorphic Si1-xGex/Si(100)heterostructures after hydrogen or helium ion implantation forvirtual substrate fabrication)”的文献中所述。
所述的方法涉及压缩时应变SiGe层的松弛,该层在Si衬底上形成。
所应用的技术包括将氢或氦离子通过应变层表面注入到Si衬底预定的深度。
经过热处理,由离子注入产生且位于在注入区域和SiGe层之间的一定厚度Si衬底中的晶体摄动导致一定的SiGe层的松弛。
由此,通过仅仅将原子或分子注入到衬底,这种技术使得可以在中间缓冲层中产生松弛的或者伪松弛的形成层。
由此,这种技术相对于包括缓冲层形成的技术来说,似乎耗时更短、更易实现且更加廉价。
应当关注使用这种技术,以便随后将这种松弛或者伪松弛的应变层集成到器件制作的结构中,尤其是用于电子或者光电子中。
发明内容
本发明的目的是成功地实现该层的集成,根据第一个方面,通过提供用于从晶片形成有用层的方法,该晶片包括分别选自于用于微电子、光学或者光电子的晶体材料的支撑衬底和应变层,其特征在于,它包括下述步骤:
(a)以能够形成结构摄动(structural perturbation)的预定深度在支撑衬底中形成摄动区域;
(b)提供能量以至少在应变层中产生弹性应变的相对松弛;以及
(c)将相对侧上的部分晶片移动到该松弛的应变层,有用层是晶片的剩余部分。
在权利要求2到34给出根据本发明的循环方法的进一步的优选方面。
根据第二个方面,本发明的目的是在权利要求35中去除方法的应用。
根据第三个方面,本发明的目的是通过移走薄膜层得到的源晶片和结构,在权利要求36到39中给出。
附图说明
通过参考下面的附图阅读具体的描述,本发明的进一步的特征、目的和优点将变得更显而易见:
图1示出了根据本发明的方法的各个步骤。
图2示出了根据本发明的晶片,从该晶片移走有用层。
图3示出了根据本发明的另一种晶片,从该晶片移走有用层。
具体实施方式
本发明包括:
·一源晶片,其中有用层包括:
-支撑衬底;及
-在支撑衬底上的应变层;
·一接收衬底,其形成用于形成有用层的支撑。
在该文本中,通常,“有用层”表示形成在接收衬底上的源晶片的那部分。
本发明的主要目的在于在接收衬底上从源晶片形成松弛的或伪松弛的有用层,有用层至少部分地包括在源晶片的应变层中。
在没有缓冲层时应变层已经被预先松弛或伪松弛。
图1a所示的是根据本发明的源晶片10。
晶片10由支撑衬底1和应变层2构成。
在支撑衬底1的第一种结构中,该支撑衬底1是包括由一晶体材料构成的上层的伪衬底(pseudo-substrate)(图1中未示出),该晶体材料例如半导体材料,其具有和应变层2的界面,并在与应变层2相接的界面具有第一晶格参数。
上层的第一晶格参数优选是构成它的材料的标称晶格参数,使得所述材料处在松弛状态。
上层还具有足够大的厚度,能够将它的晶格参数强加覆盖在应变层2上,而该应变层2不会影响支撑衬底1的上层的晶体结构。
在支撑衬底1的第二种结构中,该支撑衬底1仅由具有第一晶格参数的晶体材料构成。
在另一种优选的结构中,支撑衬底1是单晶衬底。
不管支撑衬底1选择何种结构,该支撑衬底1优选具有带有低密度结构缺陷(例如位错)的晶体结构。
在应变层2的第一种结构中,该应变层2仅由单一厚度的结晶材料例如半导体材料构成。
所选的用于形成这种应变层2的材料具有不同于第一晶格参数的第二标称晶格参数。
然后,支撑衬底1弹性压缩或者拉伸所形成的应变层2,也就是说,对其施加力以使其具有不同于构成它的材料的标称晶格参数的晶格参数,且由此得到接近第一晶格参数的晶格参数。
优选地是,所选的用于形成这种应变层2的材料具有大于第一晶格参数的第二标称晶格参数,并由此受到压缩应变。
应变层2还优选地具有恒定的原子元素组成。
在应变层2的第二种结构中,后者由几种厚度的材料构成,每种厚度是由诸如半导体材料等的晶体材料构成。
应变层2的每种厚度材料还优选地包括具有基本恒定的原子元素组成。
应变层2的这种厚度的材料直接与支撑衬底1相交界,然后与根据第一种结构的应变层2具有相同的特性。
在应变层2中具有小厚度的松弛材料的优点可以是至少下述中的一个:
-它构成形成在接收衬底上的至少部分活性层,以便获得某些材料的特性;
-它在通过选择材料去除方法选择性地实现去除材料的期间构成阻止层,例如,通过蚀刻溶液进行可选择的化学蚀刻,尤其使得保护相邻层的材料去除;
-它通过执行诸如选择性蚀刻等的选择性材料去除方法有可能去除实际上比相邻层更大的材料蚀刻,然后在可选择的材料去除期间相邻层表示阻止层,从而在材料去除受到保护。
一定厚度的松弛材料还可以结合几种这些功能且可以具有其它功能。
在所有的情况中,应变层2具有应变材料构成的普通结构,但是它还可以包含一种或多种一定厚度的松弛材料,这些材料累加的厚度远小于应变层2的厚度,使得应变层2整体上保持应变状态。
不管应变层2选择何种结构,应变层2优选通过晶体生长在支撑衬底1上形成,例如使用诸如化学气相沉积(CVD)和分子束外延(MBE)技术等的公知技术的外延生长。
为了获得这种不具有过量结晶缺陷的应变层2,例如点缺陷或者诸如位错的延伸缺陷,选择构成支撑衬底1和应变层2(在它的支撑衬底1的界面附近)的结晶材料是优选的,使得在它们的各个第一和第二标称晶格参数之间存在足够小的差异。
例如,这种晶格参数差异通常在大约0.5%和大约1.5%之间,但是它也可以有更高的值。
例如,在IV-IV族材料中,Ge有比Si高出大约4.2%的标称晶格参数,因而包含30%Ge的SiGe有比Si高出大约1.15%的标称晶格参数。
而且,优选应变层2具有几乎恒定的厚度,使得它有基本恒定的固有特性及/或能够有助于实现将来粘接到接收衬底5(如图1c所示)。
为了阻止应变层2松弛或者塑型的内部应力出现,此外所述应变层的厚度必须保持比临界弹性应变厚度小。
这种临界弹性应变厚度主要依赖于应变层2所选的材料和与支撑衬底1的晶格参数的所述差异。
本领域技术人员将参考该技术,其目的是来获得他将使用的用于形成在用于支撑衬底1的材料上的应变层2材料的临界弹性应变厚度的值。
一旦形成,应变层2由此具有类似于它的生长衬底1的晶格参数,且由此具有压缩或拉伸的内部弹性应变。
参考图1b,一旦已经生产出包括应变层2的晶片10,摄动区域3就以限定的深度形成在支撑衬底1中,转换层4通过摄动区域3及应变层2而被粘接。
摄动区域3定义为具有能够在周围的部分中形成结构摄动的内部应力的区域。
该摄动区域3优选在支撑衬底1的几乎整个表面上形成。
该摄动区域3优选并完全地平行于支撑衬底1的表面而形成。
用于形成这种缺陷(weakness)区域3的一种方法包括以所述限定深度、用限定的注入能量和限定剂量的粒子在支撑衬底1中注入粒子。
在进行注入的一个优选方法中注入的粒子包括氢及/或氦。
这种通过注入形成的摄动区域3由此具有内部应力,或者甚至是结晶缺陷,这通过在邻近于摄动区域3的晶格上所注入的粒子而施加。
这些内部应力由此能够在晶片10上面的部分产生结晶摄动。
尤其为此目的,优选地是实现适当的且合适的参数化的处理,用于:
·在转换层4中帮助摄动出现;
·使得转换层4中的这些摄动从缺陷区域3向与应变层2交接的界面移动;以及
·在摄动出现和移位之后,引起应变层2的至少相对的松弛。
这种处理的主要目的是由此引起在应变层2中应变的至少相对的松弛,以形成松弛的应变层2′。
因此,如果适当地确定参数,优选进行热处理,使得提供导致这些结构改变的足够能量。
这种后者的热处理尤其必须在低于临界温度的一种温度或者几种温度下进行,高于该临界温度相当数量的注入粒子将脱气(degassed)。
因此,从缺陷区域3中的内部应力产生局部的结晶摄动。
主要由于最小化应变层2中的弹性能量的原因,这些摄动出现在转换层4中,其目的是沿着特定的晶体平面限定的路径朝着转换层4和应变层2之间的界面移动。
当到达转换层4和应变层2之间的界面时,然后这些摄动至少产生应变层2中的弹性应变的相对松弛,这些松弛的应变主要是应变层2的材料和支撑衬底1的材料的各个标称晶格参数之间的晶格失配应变。
应变层2中的弹性应变的这种松弛主要伴随着应变层2的边缘的结晶摄动,例如,这些可能以在界面具有参数差异应变的位错和在自由面原子跃迁(atomic step)的形式存在。
然而,应变层2的松弛还可以伴随着在所述层的厚度中的无弹性型的结晶缺陷的出现,例如横向位错。
然后,为了减少这些缺陷的数量,可进行适当的处理。
例如,可以进行适当的处理,其使得位错密度增加到两个限定值之间,该两个限定值定义位错密度范围,其中至少一些位错可以被消除。
为此,可以进行热处理,其被加工成被使用的材料,例如那些优选使用来形成上述的转换层4中的摄动的材料。
在所有的情形中,最终得到标称晶格参数不同于不具有中间缓冲层的生长衬底1的晶格参数的松弛或者伪松弛应变层2′。
然而,可以在松弛的应变层2′中发现一种或多种厚度的弹性应变材料。
在这个具有晶格参数不同于其它应变层2的层的弹性松弛之前,这些厚度的材料包括在应变层2中。
如上面在应变层2的第二种结构的描述中所述的,对这种厚度的材料进行例如初始松弛化。
在应变层2的整个松弛化期间,这些厚度的材料经受由周围材料的松弛施加的弹性应变,由此变得拉紧。
然而,这些厚度的材料必须具有远远小于应变层2的累积厚度,使得在弹性松弛步骤之后,应变层2保持完全的松弛或者伪松弛状态。
参考图1c,接收衬底5放置在晶片10的具有松弛的应变层2′一侧的表面上。
接收衬底5构成足以强壮地支撑要形成的有用层并保护它免受来自外面的可能的机械重压的机械支撑。
例如,该接收衬底5可以由硅或者石英或者其它类型的材料制成。
通过使得该接收衬底5和晶片10紧密接触并进行粘接操作,将该接收衬底5被粘接,其中优选在接收衬底5和晶片10之间晶片粘接(分子附着)。
同时可选择的粘接技术还有,例如由Q.Y.Tong、Gosele、Wiley发表的题目为“半导体晶片粘接(semiconductor wafer bonding)”(Science and Technology,Interscience Technology)的文献中所述。
如果必要,通过适当的现有技术及/或通过施加热能处理被粘接的各个表面来实现粘接。
因此,例如,在粘接过程中执行热处理使得粘接力增强。
还可以通过将粘接层插入到晶片层10和接收衬底5之间增强这种粘接。
该粘接层被应用到被粘接的两个表面中的至少一个。
二氧化硅(也被称为硅石或SiO2)是可以被选为用于制造这种粘接层的材料,通过氧化沉积或者通过热氧化或者任何其它技术可以制造该粘接层。
粘接之前及/或之后,可以进行表面磨光操作,诸如蚀刻、化学机械抛光(CMP)、热处理或者任何其它削光操作等。
一旦接收衬底5已经被粘接,去除与松弛的应变层2′相反侧的晶片10的部分,有用层6是晶片10的剩余部分。
可以采用用于去除材料的几种公知技术。
第一种本领域技术人员所共知的材料去除技术称为Smart Cut(在处理晶片磨碎(reduction)技术的大量操作中可以找到其描述),包括:
·在和接收层5粘接之前注入粒子(例如氢或氧离子),以在接近于注入深度的深度处形成缺陷区域;
·然后,在粘接后向缺陷区域施加能量,例如热及/或机械处理,或者其它的能量施加,以引起在缺陷区域中的两个部分中的晶片10的脱离。
优选在注入期间或之后对晶片10进行热处理,以进一步减弱缺陷区域。
在进行该材料的去除的第一种方法中,在支撑衬底1和松弛的应变层2′之间,或者在松弛的应变层2′中形成缺陷区域。
在进行该材料的去除的第二种方法中,在支撑衬底1中形成缺陷区域。
缺陷区域可以在摄动层3的形成期间或者之后形成。
在进行材料去除的所述第二种方法的特殊情形中和在通过形成摄动层3形成转换层4的情形中,通过实施基本相同的技术,例如用有限定能量和限定量的粒子来注入粒子,缺陷层可以在和摄动区域3相同的位置形成。
在这种特殊的情形中,缺陷区域可以和摄动区域3同时形成。
注入之前或之后,可以进一步对晶片10进行具有两种功能的热处理,也就是说进一步的减弱缺陷区域和进一步松弛应变层2。
因此,形成具有减弱其中的支撑衬底1和松弛应变层2的双重功能的缺陷区域。
第二种材料去除技术包括:
·通过阳极氧化、注入粒子或者任何其它的孔隙形成技术至少在缺陷界面的晶片10中形成一个多孔层,例如文献EP089788A2中所述的。
·给缺陷层提供能量,例如机械处理,或者其它的能量提供,是为了在缺陷层内将晶片10分离成两个部分。
在实现该材料去除的第一种方法中,缺陷层形成在支撑衬底1和松弛的应变层2′之间,或者在松弛的应变层2′内部。
在实现该材料去除的第二种方法中,缺陷层形成在支撑衬底1中。
为了在支撑衬底1内部形成缺陷层,多孔层优选形成在单晶材料的薄片上,然后在多孔层上进行具有和薄片相同的晶格参数的无孔晶体材料的层的第二次生长,然后支撑衬底1由薄片、多孔层和无孔Si层构成。
第一和第二非限定材料去除技术允许快速整个去除晶片10的需去除部分。
这些技术还允许在其它方法中,例如根据本发明的方法中重复利用晶片10的去除的部分。
因此,应变层2和支撑衬底1及/或其它层的可能部分可以重新形成,优选在已经抛光支撑衬底1的表面之后。
第三种公知的技术包括使用化学及/或化学机械材料去除方法。
例如,可以使用“背部蚀刻(etch back)”型方法随意地选择进行蚀刻要被去除的施主晶片10的材料。这种技术包括“从背部”蚀刻晶片10,也就是说从支撑衬底1的自由表面,在端部适于保留需要保持在接收衬底5上面的晶片10的那部分。
可以进行使用能够去除材料的蚀刻溶液的湿式蚀刻。
为了去除材料还可以进行干式蚀刻,例如等离子体蚀刻或者溅射。
蚀刻操作或者多个操作还可以仅仅是化学或者电化学或者光电化学。
蚀刻操作或者多个操作可以超前或者滞后晶片10的机械处理,例如研磨、抛光、机械蚀刻或者粒子的溅射。
蚀刻操作或者多个操作可以伴随着机械处理,例如可选地和CMP方法中的机械研磨材料的动作组合的抛光。
由此通过调整化学方法或者通过化学机械方法完全去除掉想要去除的晶片10的那个部分。
在进行该材料的去除的第一种方法中,进行一个或者多个蚀刻操作,以仅在晶片10上保持松弛的应变层2′的至少一部分。
在进行该材料的去除的第二种方法中,进行一个或者多个蚀刻操作,以在晶片10上保持支撑衬底1和松弛的应变层2′的一部分。
该第三种方法尤其使得可以保持能够在晶体生长期间获得的应变层2的高表面质量和厚度均匀。
这三种技术作为本发明的例子而在此提出,但是它们不以任何方式对本发明构成限制,本发明引申到根据本发明的方法能够从晶片10去除材料的任何类型的技术。
无论选自这三种技术或者其它公知的技术的材料去除技术为何,表面磨光技术优选在活性层上进行,例如任意选择的化学蚀刻、CMP抛光、热处理或者任何其它修匀操作。
在实施了这些技术中的其中一种之后,支撑衬底1的一部分保留的情况下,如果不想保留支撑衬底1的该残留层,可以优选进行包括对相对于松弛的应变层2′的支撑衬底1的剩余部分进行选择性蚀刻的磨光步骤。
在上面特定的情形中,可以获得厚度均匀及/或具有好的表面磨光的松弛的应变层2′,防止出现大量的缺陷,例如有时出现在机械磨光的情形中的加工硬化区域。
然后,还可能获得具有均匀的厚度及/或通过在松弛的应变层2′上进行选择性蚀刻而磨光的良好表面的松弛的应变层2′,该松弛的应变层2′包括用于进行蚀刻的阻止层。
如果在最后想要获得很薄的松弛的应变层2′,后面包括选择性蚀刻的两种磨光操作是尤其优选的。
在所有的情形中,最后获得是包括接收衬底5、活性层6和可选择的插入粘接层的结构20。
在进行材料去除的第一种方法中,仅至少一部分松弛的应变层2′被保留。
然后,活性层6由至少该部分松弛的应变层2′构成。
在进行材料去除的第二种方法中,仅支撑衬底1和松弛的应变层2′的一部分被保留。
然后,活性层6由支撑衬底1和松弛的应变层2′的该保留部分构成。
在这种情况中,可以依次通过底下的松弛的应变层2′至少部分地拉紧支撑衬底1的剩余部分。
在使用结构20的一种具体方法中,可以在结构20上进行一种或多种晶体生长的操作。
一旦已经得到了最终的结构,可以可选择地进行磨光步骤(finishing step),例如,磨光处理,像比如为了进一步增强有用层6和接收衬底5之间的界面的粘接的退火操作。
在使用结构20的一种具体方法中,无论得到什么的结构20,一种或多种外延层可以在晶片10上生长。
在本说明书的剩余部分中,将给出通过执行根据本发明的方法来将一些材料组成所论述的结构的实例。
尤其是,可以检验Si和SiGe型材料制成的层。
如上所述,含30%Ge的SiGe具有比Si的高出大约1%的标称晶格参数。
具有限定Ge浓度的且形成在Si支撑衬底1上的SiGe的应变层2可以适合用于实现根据本发明的方法。
在下文的例子中给出用于形成根据本发明的有用层的优选方法。
例1:参考图1a,这涉及下述情形,其中晶片10包括:
·Si支撑衬底1;和
·具有限定的Ge浓度的SiGe构成的应变层2,具有小于临界极限应力厚度(如上所述)的厚度。
应变的SiGe层2通常具有浓度大于15%的Ge。
应变的SiGe层2优选具有小于大约107cm-2的缺陷密度,例如位错。
含Ge 15%的应变层2和含Ge 30%的应变层2通常厚度分别大约是250nm和大约100nm,由此,保持低于它们的各个临界极限弹性应变厚度。
参考图1b,通过注入诸如氢(H)或者氦(He)等的粒子可在Si支撑衬底1中形成摄动区域3。
所使用的H或者He注入能量的范围通常在12和25keV之间。
注入的H或者He的剂量通常在1014和1017cm-2之间。因此,例如,对于包含15%Ge的应变层2,将优选使用H用于注入,在大约25keV能量用大约3×1016cm-2的剂量。因此,例如,对于包含30%Ge的应变层2,将优选使用He用于注入,在大约18keV能量用大约2.0×1016cm-2的剂量。
粒子的注入深度通常在50nm和100nm之间。
在摄动区域3形成之后,进行适当的热处理,尤其是转换层4中的位移摄动,并引起松弛的应变层2′中的位错消失。
在惰性气体中进行热处理。
然而,可以在其它气体,例如氧化性气体中进行热处理。
因此,对于这种类型的晶片10,通常在600℃和1000℃之间的温度进行大约5分钟到15分钟的特定热处理。
对于更详细的关于这种试验的技术,将参考由B.Hollander等人做出的研究,尤其是在“原子核仪器与物理学研究方法”(NuclearInstruments and Methods in Physics Research B 175-177(2001)357-367)中标题为“在用于实际衬底生产的氢或氦离子注入之后假晶的Si1-xGex/Si(100)异质结构的应变松弛(Strain relaxation ofpseudomorphic Si1-xGex/Si(100)heterostructures after hydrogenor helium ion implantation for virtual substrate fabrication)”的文献中所述。
在形成根据本发明的摄动区域3的另一种情形中,注入大约1017cm-2剂量的氢或氦。
这种特定的剂量是根据使用Smart-Cut型方法形成缺陷区域并允许摄动区域3和缺陷区域两者都形成。
因此,这种缺陷区域具有两种功能,即施加能量之后使得内部应力能够在转换层4上形成结晶摄动,及有效地减弱以将晶片10分离为两部分。
在一个特殊实施例中,后续的热处理将具有缓和应变层2中的应变和进一步减弱缺陷区域的两种功能。
不管选用来形成转换层4的是何种特定实现方法,为了形成SiGe松弛的应变层2′,SiGe应变层2至少部分地松弛。
参考图1c,连接到晶片10的接收衬底5可以由任何材料,例如硅或者石英构成。
SiO2粘接层优选插在松弛的应变层2′和接收衬底5之间,由此尤其使得可以最终(参考图1d)制成SGOI或者Si/SGOI型的结构20,那么该结构20中所述的绝缘体也就是SiO2层。
参考图1d,可以实施一种或多种用于去除材料的公知技术。
尤其是,可以使用相对于SiGe具有可选择性的蚀刻溶液实施Si的选择性蚀刻,例如包括下述化合物中的至少一种的溶液:KOH、NH4OH(氢氧化铵)、TMAH、EDP或者HNO3或者当前正研究的溶液,那些混合剂例如HNO3、HNO2、H2O2、HF、H2SO4、H2SO2、CH3COOH和H2O,如在文献WO99/53539第9页中所阐明的。
在第一种情形中,后面的选择性蚀刻使得可以去除相对于被保留在结构2上的松弛的应变层2′的要被去除的支撑衬底1的剩余部分,然后,在蚀刻后,有用层6包含松弛的应变层2′。
在第二种情形中,在支撑衬底1中放置Si蚀刻阻止层,使得可以保护免受可选择的背部蚀刻型的化学蚀刻,Si层覆盖到阻止层,然后在这种情形中活性层6包括松弛的应变层2′和覆盖到阻止层的Si层。
阻止层例如可以由SiGe构成,以及所述的可选择的化学蚀刻使用上述蚀刻溶液中的其中一种。
参考图1d,获得包括接收衬底5和活性层6的结构20。
根据使用的去除方法,活性层6包括SiGe松弛的应变层2′的至少一部分和可选的Si层,支撑衬底1的剩余部分。
例2:参考图2,该例子涉及和例1相同的晶片10,但是还包括应变的SiGe层上松弛的Si层。
由此,应变层2包括应变的SiGe层2A和松弛的Si层2B。
该应变层2具有小于所述的SiGe的临界厚度的厚度,在该厚度之上的SiGe层松弛。
应变层2A具有和例1的应变的SiGe层2相同的特性。
松弛的Si层2B具有远远小于整个应变层2的厚度,使得应变层2保持整个应变的结构的特性。
松弛的Si层2B具有大约几十个纳米的厚度。
然后去除方法的实现和例1相同。
等同于例1的转换层4的产生和另外优选的热处理具有下述效果:
-弹性地松弛应变层2A,以形成松弛的应变层2A′(未示出);以及
-弹性地拉紧松弛层2B,以形成应变的松弛层2B′(未示出),该松弛层2B′具有和下面的松弛的SiGe的晶格参数接近的晶格参数。
在晶片10已经粘接到具有或不具有中间粘接层的应变的松弛层2B′的接收衬底5之后,,可以使用上述的一种或多种已知技术去除材料。
在进行材料去除的第一种方法中,需要保留至少一部分的松弛的应变层2A′和应变的Si层2B′,然后材料去除和例1中所述的相同。
最终获得的是包括接收衬底5和活性层6的结构20(像图1d中所示的),活性层6由应变的Si层2B′和至少一部分松弛的SiGe层2A′(和根据使用的去除方法,可选的Si层或者支撑衬底1的剩余部分)构成。
在执行去除过程的第二种方法中,需要仅仅保留至少一部分应变的Si层2B′,然后材料去除基本上等同于例1中所述,另外带有去除松弛的SiGe层2A′的附加步骤。
为此,可以使用关于Si的SiGe选择性蚀刻的溶液来实现SiGe的选择性蚀刻,例如包括HF∶H2O2∶CH3COOH的溶液(大约1∶1000的选择性)。
在进行该过程的第二种方法中,松弛的SiGe层2A′由此牺牲(sacrificial)了。
这种松弛SiGe层2A′的损失(sacrifice)包含结构缺陷的消失,例如具有参数差异应变的位错,其可以限制在表面上,并且在转换层4的摄动传播之后和转换层4粘接之前出现在界面的附近。
由此,松弛的SiGe层2A′保护应变的Si层2B′免受根据本发明的方法所采用的松弛特定方法而产生的可能的结构缺陷。
因此,这种牺牲技术尤其适用于最终获得的具有几个结构缺陷的应变的Si层2B′。
最终获得的是包含接收衬底5和活性层6的结构20(如在图1d所示的),活性层6由应变的Si层2B′构成。
例3:参考图3,该例子涉及和例2的相同的晶片10,另外还包括松弛的Si层上的应变的SiGe层。
然后,应变层2由应变的SiGe层2A、松弛的Si层2B和应变的SiGe层2C构成。
该应变层2具有小于所述的SiGe的临界厚度的厚度,在该厚度之上SiGe松弛。
应变层2A具有和例1的应变的SiGe层2相同的特性。
优选选择大于或等于通常厚度的层2A的厚度,在转换层4中的摄动传播之后,在该通常厚度出现在和转换层4的界面附近的结构缺陷可能限制在其中。
这种应变的SiGe层2A将由此在应变层2的整个松弛期间保护松弛的Si层2B和应变的SiGe层2C免受任何结构缺陷。
因此该牺牲技术尤其适用于最终获得具有几个结构缺陷的Si层2B。
松弛的Si层2B具有远远小于完全的应变层2的厚度的厚度,使得应变层2保持整个应变的结构特性。
松弛的Si层2B具有大约几十纳米的厚度。
应变的SiGe层2C具有基本上和应变的SiGe层2A相同的特性。
然而,应变的SiGe层2C优选比应变的SiGe层2A更厚。
在一种优选的情形中,应变的SiGe层2C表示应变层2的主要部分的厚度。
然后去除方法的进行基本上等同于例2的。
等同于例1的转换层4的形成和另外的优选的热处理具有下述效果:
-弹性地松弛应变层2A,以形成松弛的应变层2A′(未示出);
-弹性地拉紧松弛层2B,以形成应变的松弛层2B′(未示出),然后后者具有和下面的松弛层SiGe的晶格参数接近的晶格参数;以及
-弹性地松弛应变层2C,以形成松弛的应变层2C′(未示出)。
在晶片10粘接到具有或不具有中间粘接层的松弛的应变层2C′的接收衬底5之后,可以使用一种或多种上述的已知技术去除材料。
在进行材料去除的第一种方法中,需要保留至少一部分的松弛的应变层2A′、应变的Si层2B′和松弛的SiGe层2C′,然后材料去除和例1中所述的基本上相同。
最终获得的是包括接收衬底5和活性层6的结构20(像在图Id中所示的),活性层6由松弛的SiGe层2C′、应变的Si层2B′和至少一部分松弛的SiGe层2A′(以及根据应用的去除方法可选的Si层或者支撑衬底1的剩余部分)构成。
在进行材料去除的第二种方法中,需要最好保护应变层2B′和松弛的SiGe层2C′的至少一部分,然后材料去除等同于例2中进行材料去除的第二种方法。
最终获得的是包括接收衬底5和活性层6的结构20(像图1d所示的),活性层6由至少一部分的应变的Si层2B′和松弛的SiGe层2C′构成。
在执行该过程的第三种方法中,需要仅仅保留松弛的SiGe层2C′的至少一部分,然后材料去除基本上和在上面进行第二种方法中所述的相同,另外具有去除应变的Si层2B′的附加步骤。
为此,可以使用包括下述化合物的至少一种的溶液进行应变的Si层2B′的选择性蚀刻:KOH、NH4OH(氢氧化铵)、TMAH、EDP或者HNO3或者当前正研究的溶液,其组合了诸如HNO3、HNO2、H2O2、HF、H2SO4、H2SO2、CH3COOH和H2O等。
由于松弛的SiGe层2C′是蚀刻阻止层,这种方法使得可以最终获得具有低表面光洁度的尤其是厚度均匀的层。
因此,尤其可以具有很薄厚度同时保持良好层质量的层。
最终获得的是包括接收层5和活性层6的结构20(像在图1d所示的),活性层6构成松弛的SiGe层2C′。
在使用结构20的优选方法中,无论所获得的结构20为何,为了形成多层结构,可以在晶片10上生长一种或多种外延层,例如SiGe层或者应变的Si层或者其它由交替连续的SiGe层或者应变的Si层构成的外延层的外延生长。
在本文献中所示出的半导体层中,其它结构可以添加到这里,例如,在所述层中具有碳浓度小于或等于50%或者更尤其是具有小于或等于5%浓度的碳。
本发明不局限于应变的SiGe层2和Si支撑衬底1,而是还延伸到其它材料,例如元素周期表(第二周期(binary)、第三周期(ternary)或者第四周期(quaternary)或者具有更高的等级)中的III-V或者II-VI族的材料,这些可以在使用根据本发明的过程使用。
移除之后最终获得的结构不限于SGOI、SOI或者Si/SGOI型结构。
Claims (39)
1.用于从晶片(10)形成有用层(6)的方法,该晶片(10)包括分别选自应用于微电子、光学或者光电子的晶体材料的支撑衬底(1)和应变层(2),其特征在于它包括下述步骤:
(a)以能够形成结构摄动的限定深度在摄动区域(3)的支撑衬底(1)上形成;
(b)提供能量以使得应变层(2)中的弹性应变至少相对的松弛;以及
(c)去除松弛的应变层(2′)的相对侧上的晶片(10)的一部分,有用层(6)为该晶片(10)的剩余部分。
2.如权利要求1所述的用于形成有用层(6)的方法,其特征在于,在步骤(b)横过转换层(4)发生至少应变层(2)的相对松弛,分离摄动区域(3)和应变层(2)。
3.如上述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于,通过注入粒子形成摄动区域(3)。
4.如权利要求3所述的用于形成有用层(6)的方法,其特征在于注入的粒子至少部分地包括氢及/或氦。
5.如上述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于在步骤(b)施加的能量包括热能,以便于进一步促进应变层(2)中的应变的松弛。
6.如上述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于还包括,在步骤(c)之前将接收衬底(5)粘接到具有应变层(2)一侧上的晶片(10)。
7.如权利要求6所述的用于形成有用层(6)的方法,其特征在于通过将粘接层施加到被粘接的两个表面的至少一个来实现粘接步骤。
8.如权利要求7所述的用于形成有用层(6)的方法,其特征在于粘接层由二氧化硅构成。
9.根如权利要求6至8中任一项所述的用于形成有用层(6)的方法,其特征在于它还包括,在要被粘接的两个表面的至少一个表面上实现磨光步骤的执行。
10.如权利要求6至9中任一项所述的用于形成有用层(6)的方法,其特征在于它还包括,为了增强粘接的热处理。
11.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于:
在步骤(c)之前,它包括在支撑衬底(1)中形成缺陷区域(3);以及
步骤(c)包括为了从施主晶片(10)分离有用层(6)而将能量施加到缺陷区域。
12.如权利要求11所述的用于形成有用层(6)的方法,其特征在于通过原子注入形成缺陷区域。
13.如权利要求12所述的用于形成有用层(6)的方法,其特征在于注入的粒子至少部分地包括氢及/或氦。
14.如权利要求12至13中任一项所述的用于形成有用层(6)的方法,其特征在于缺陷区域和摄动区域(3)位于晶片(10)同一点上。
15.如权利要求14所述的用于形成有用层(6)的方法,其特征在于缺陷区域和摄动区域(3)同时并通过形成该区域相同的方式而形成。
16.如权利要求11所述的用于形成有用层(6)的方法,其特征在于通过晶片(10)中的层的孔隙化形成缺陷区域。
17.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于步骤(c)包括对要被去除的至少一部分晶片(10)的化学蚀刻。
18.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于步骤(c)包括对接近于松弛的应变层(2′)的一部分支撑衬底(1)进行选择性化学蚀刻,该松弛的应变层(2′)为该蚀刻形成阻止层。
19.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于松弛的应变层(2′)包含化学蚀刻阻止层,以及为了去除覆盖到阻止层的部分,在步骤(c)中包括对松弛的应变层(2′)进行选择性化学蚀刻。
20.如前述权利要求中中任一项所述的用于形成有用层(6)的方法,其特征在于有用层(6)是由松弛的应变层(2′)的至少一部分构成。
21.如权利要求1至17中任一项所述的一个用于形成有用层(6)的方法,其特征在于有用层(6)是由松弛的应变层(2′)和步骤(c)之后剩余的部分支撑衬底(1)构成的。
22.如权利要求21所述的用于形成有用层(6)的方法,其特征在于通过松弛的应变层(2)拉紧支撑衬底(1)的剩余层。
23.如前述权利要求中任一项用于形成有用层(6)的方法,其特征在于它包括,步骤(c)之后的在有用层(6)的表面上进行的磨光步骤。
24.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于它包括,步骤(c)之后在有用层(6)上形成至少一个层。
25.如权利要求23或24所述的用于形成有用层(6)的方法,其特征在于至少一个形成在有用层(6)上的薄层通过松弛的应变层(2′)拉紧它的晶格参数。
26.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于:
支撑衬底(1)由硅构成;
应变层(2)由锗化硅构成;
27.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于:
支撑衬底(1)由硅构成;
应变层(2)由下述依次构成:
一定厚度的应变的锗化硅(2A);
一定厚度的松弛的硅(2B)。
28.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于
支撑衬底(1)由硅构成;
应变层(2)由下述依次构成:
一定厚度的应变的锗化硅(2A);
一定厚度的松弛的硅(2B);
一定厚度的应变的锗化硅(2C)。
29.如权利要求27或28所述的用于形成有用层(6)的方法,其特征在于步骤(c)包括接近于支撑衬底(1)的应变的和执行步骤(a)时松弛的该厚度的锗化硅(2A)的去除。
30.如权利要求28或29所述的用于形成有用层(6)的方法,其特征在于步骤(c)包括去除在步骤(b)执行时松弛的该厚度的硅(2B)。
31.如权利要求26至30中任一项所述的用于形成有用层(6)的方法,其特征在于形成在有用层(6)上的至少一个薄膜包括下述材料中的至少一种:
松弛或者伪松弛的具有几乎等于应变层(2)的锗浓度的锗化硅;
至少部分地被拉紧以具有接近于松弛的应变层(2′)的晶格参数的晶格参数的硅。
32.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于接收衬底(5)由硅或者石英构成。
33.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于在该方法中使用的至少一个层进一步包括具有碳浓度小于或等于50%的碳。
34.如前述权利要求中任一项所述的用于形成有用层(6)的方法,其特征在于在该方法中使用的至少一个层还包括具有碳浓度小于或等于5%的碳。
35.用于形成如前述权利要求中任一项所述的有用层(6)的方法应用到绝缘体上的半导体结构的生产,该结构的该厚度的半导体包括形成的有用层。
36.用于如权利要求1至34中任一项所述的形成有用层(6)的方法的晶片(10),其特征在于,它包括具有第一晶格参数的支撑衬底(1)和具有第二晶格参数的完全松弛的或者伪松弛层(2′)且其中不包括缓冲层。
37.如权利要求36所述的晶片(10),其特征在于,其进一步包括在支撑衬底(1)的摄动区域(3)。
38.如权利要求36或37所述的晶片(10),其特征在于其进一步包括缺陷区域。
39.包括如权利要求36至38中任一项所述的晶片(10)和接收衬底(5)的结构。
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US6723661B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
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