CN1744228A - 利用非周期性时钟的存储器模块和单元与集线器及其方法 - Google Patents
利用非周期性时钟的存储器模块和单元与集线器及其方法 Download PDFInfo
- Publication number
- CN1744228A CN1744228A CN200510081930.5A CN200510081930A CN1744228A CN 1744228 A CN1744228 A CN 1744228A CN 200510081930 A CN200510081930 A CN 200510081930A CN 1744228 A CN1744228 A CN 1744228A
- Authority
- CN
- China
- Prior art keywords
- clock
- aperiodicity
- memory
- selection circuit
- intercycle property
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000000872 buffer Substances 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003139 buffering effect Effects 0.000 claims 2
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 13
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 13
- 101001090865 Homo sapiens 26S proteasome regulatory subunit 7 Proteins 0.000 description 7
- 101000828889 Homo sapiens tRNA modification GTPase GTPBP3, mitochondrial Proteins 0.000 description 7
- 102100023793 tRNA modification GTPase GTPBP3, mitochondrial Human genes 0.000 description 7
- 101100346654 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MSS2 gene Proteins 0.000 description 6
- 101000885387 Homo sapiens Serine/threonine-protein kinase DCLK2 Proteins 0.000 description 5
- 102100039775 Serine/threonine-protein kinase DCLK2 Human genes 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
一种利用非周期性时钟的存储器模块、存储器单元和集线器以及使用它们的方法。一种示例性的存储器模块可以包括:锁相环,用于接收外部周期性时钟和产生一个或多个内部周期性时钟;以及多个存储器单元,用于接收内部周期性时钟之一或来自外部源的非周期性时钟。
Description
技术领域
本发明涉及一种利用非周期性时钟的存储器模块、存储器单元和集线器及使用该存储器模块、存储器单元和集线器的方法。
背景技术
图1说明了一种传统的存储器模块,该存储器模块可以包括锁相环(PLL)、寄存器、以及多个存储器设备(M1-Mn)。PLL可以从诸如存储器控制器的外部设备接收基准时钟(ECLK),以及产生具有与基准时钟ECLK相同的相位的多个时钟(例如,DCLK1,DCLK2,RCLK)。在传统的存储器模块中,基准时钟ECLK具有恒定的周期。
寄存器可以从外部设备接收控制信号(CON,例如,/CS,/RAS,/CAS,/WE和/或其它相似的控制信号)以及地址信号(ADDR),以及可以从PLL接收诸如时钟RCLK的时钟。寄存器可以将控制信号RCON和/或ADDR输出到可以与时钟RCLK同步的多个存储器设备M1-Mn。
该多个存储器设备M1-Mn可以从诸如存储器控制器的外部设备接收数据(DQ)、数据屏蔽(DM)和/或数据选通(DQS)信号中的一个或多个。该多个存储器设备M1-Mn也可以接收一个或多个时钟信号,例如,DCLK1或DCLK2,RCON和/或ADDR,并且可以产生与DCLK1或DCLK2同步的内部信号。
如图1中所说明的,无法将非周期性时钟提供给传统的存储器模块并且该传统的存储器模块不可以利用非周期性时钟进行工作。特别是,如果将非周期性时钟提供给PLL,则无论何时该非周期性时钟的周期变化时该PLL都需要相位锁定时间。通常,它可以花费几十个微秒(usec)来获得相位锁定。但是,如果诸如存储器控制器的外部设备在相位锁定时间期间提供控制信号CON或地址信号ADDR来运行该多个存储器设备M1-Mn之一,则该多个存储器设备M1-Mn不可以正确地接收到控制信号CON或地址信号ADDR。
因为根据周期性时钟信号DCLK1或DCLK2来运行模块的多个存储器设备M1-Mn,所以控制信号CON或地址信号ADDR的建立时间(ts)和保持时间(th)不能容易地由用户来控制。
发明内容
本发明的示例性实施例提出了在存储器应用中使用的非周期性时钟。
本发明的示例性实施例提出了利用非周期性时钟的存储器模块、存储器单元、和集线器以及使用它们的方法。
本发明的示例性实施例提出了用于产生和/或提供在存储器应用中使用的非周期性时钟的方法。
本发明的一个示例性实施例提出了一种存储器模块,该存储器模块包括:锁相环,用于接收外部周期性时钟和产生一个或多个内部周期性时钟;以及多个存储器单元,用于接收内部周期性时钟之一或来自外部源的第一非周期性时钟。
本发明的另一个示例性实施例提出了一种用于存储器模块的集线器,该集线器包括:锁相环,用于接收外部周期性时钟和产生一个或多个内部周期性时钟;设置寄存器,用于接收模式设置信号和产生一个或多个控制信号;存储器接口寄存器,用于接收存储器信息和将该存储器信息提供给多个存储器单元;以及时钟选择电路,用于接收第一非周期性时钟、内部周期性时钟之一和一个或多个控制信号,以及根据该一个或多个控制信号将该内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元和存储器接口寄存器。
本发明的另一个示例性实施例提出了一种存储器单元,该存储器单元包括:模式设置电路,用于接收输入信号和输出模式信号;以及时钟选择电路,用于接收周期性时钟和非周期性时钟以及根据模式信号输出周期性时钟或非周期性时钟。
本发明的另一个示例性实施例提出了一种存储器单元,该存储器单元包括:第一输入引脚,用于在正常模式中接收周期性时钟:第二输入引脚,用于在测试模式中接收非周期性时钟;时钟选择电路,用于接收周期性时钟和非周期性时钟以及根据模式选择信号输出周期性时钟或非周期性时钟;以及时钟缓冲器,用于从时钟选择电路接收周期性时钟或非周期性时钟并且输出内部时钟。
本发明的另一个示例性实施例提出了一种用于将时钟提供给具有锁相环和多个存储器单元的存储器模块的方法,该方法包括:在正常模式中将周期性时钟提供给锁相环;以及在测试模式中将非周期性时钟直接提供给多个存储器单元。
本发明的另一个示例性实施例提出了一种用于将时钟提供给集线器中的多个存储器单元的方法,该方法包括:接收外部周期性时钟和产生一个内部周期性时钟;接收模式设置信号和产生控制信号;接收控制和地址信息并且将该控制和地址信息提供给多个存储器单元;以及接收非周期性时钟、内部周期性时钟和控制信号,以及根据该控制信号将该内部周期性时钟或非周期性时钟提供给多个存储器单元和存储器接口寄存器。
本发明的另一个示例性实施例提出了一种在存储器单元中产生内部时钟的方法,该方法包括:接收输入信号和输出模式设置信号;接收周期性时钟和非周期性时钟;根据模式设置信号选择周期性时钟或非周期性时钟并且将所选择的时钟输出到时钟缓冲器;以及响应于时钟缓冲器中的所选时钟来产生内部时钟。
附图说明
从下面给出的详细描述和附图中,本发明将变得更加充分地被理解,该详细描述和附图是仅为了说明性的目的给出的,因此没有限制本发明。
图1说明一种传统的存储器模块。
图2说明一种根据本发明的一个示例性实施例的存储器模块。
图3说明一种根据本发明的一个示例性实施例的存储器设备。
图4说明一种根据本发明的另一个示例性实施例的存储器模块。
图5说明一种根据本发明的另一个示例性实施例的存储器模块。
图6说明一种根据本发明的另一个示例性实施例的存储器模块。
图7说明一种根据本发明的另一个示例性实施例的存储器模块。
图8说明一种根据本发明的一个示例性实施例的存储器系统。
图9说明一种根据本发明的一个示例性实施例的图8的集线器。
图10说明一种根据本发明的一个示例性实施例的一种时钟选择电路。
图11说明一种根据本发明的一个示例性实施例的另一种时钟选择电路。
图12说明一种根据本发明的一个示例性实施例的另一种时钟选择电路。
应该注意到,这里为了描述这样的示例性实施例的目的,这些附图意图是说明本发明的示例性实施例的方法和设备的一般特性。但是,这些附图不是依比例决定(scale)和不可以精确地反映任何给定实施例的特征,并且不应该被解释为定义或限制在本发明的范围内的示例性实施例的值或特性的范围。
具体实施方式
示例性实施例提出了存储器部件,诸如存储器模块、存储器单元、和/或集线器,其可以提供或被提供一个或多个周期性时钟和一个或多个非周期性时钟。
示例性实施例提出了存储器部件,诸如可以包括存储器寄存器或存储器接口寄存器的存储器模块或存储器单元。
示例性实施例提出了存储器部件,诸如存储器模块、存储器单元、和/或集线器,其中基于模式信号来选择一个或多个周期性时钟或者一个或多个非周期性时钟。
示例性实施例提出了存储器部件,诸如存储器模块、存储器单元、和/或集线器,其中为多个存储器单元或设备选择一个或多个周期性时钟或者一个或多个非周期性时钟,以及为存储器寄存器或存储器接口寄存器选择周期性时钟或非周期性时钟中的不同的一个。
示例性实施例提出了存储器部件,诸如存储器模块、存储器单元、和/或集线器,其中基于多于一个模式信号来选择一个或多个周期性时钟或者一个或多个非周期性时钟。
示例性实施例提出了存储器部件,其包括用于做出上述时钟选择的时钟选择电路,该时钟选择电路为存储器模块、存储器单元、和/或集线器中的一部分。
图2说明一种根据本发明的一个示例性实施例的存储器模块20。如图2中所示,当使用周期性时钟ECLK1来运行多个存储器设备M1-Mn时,每一个存储器设备的DQS(或DM)引脚可以接收来自存储器模块20的制表键(tab)的DQS(或DM)信号。但是,当使用非周期性时钟ECLK2来运行多个存储器设备M1-Mn时,可以通过连接到存储器模块20的制表键的DQS(或DM或NC)引脚来将非周期性时钟提供给多个存储器设备M1-Mn。诸如ECLK2的非周期性时钟被定义为具有非规则周期或非规则工作循环(duty cycle)的时钟。
图3说明一种根据图2的一个示例性实施例的存储器设备Mn。如图3中所示,存储器设备Mn可以包括多个输入缓冲器,该多个输入缓冲器包括:用来缓冲控制信号的CON缓冲器、用来缓冲地址信号的ADDR缓冲器、和/或用来缓冲数据信号的DQ缓冲器。
存储器设备Mn也可以包括用于接收诸如DCLK1的恒定周期性时钟的第一引脚,以及用于接收诸如ECLK2的非周期性时钟信号或者来自数据选通缓冲器的数据选通信号(DQS)的第二输入引脚。存储器设备Mn也可以包括用于根据模式寄存器设置(MRS)信号来输出模式设置信号(MSS)的模式设置电路。
在一个示例性操作中,如果MRS信号指示测试模式,则诸如ECLK2的非周期性时钟信号可以被输入到第二输入引脚。或者,来自数据选通缓冲器的DQS可以被输入到第二输入引脚。
存储器设备Mn也可以包括时钟选择电路,该时钟选择电路接收诸如DCLK1的周期性时钟和诸如ECLK2的非周期性时钟,和将一个时钟输出到时钟缓冲器CLK,和基于MSS信号来选择时钟。
在一个示例性实施例中,如果MSS具有逻辑高电平,则时钟选择电路将DCLK1时钟提供给CLK缓冲器以及数据选通信号被提供给数据选通缓冲器。如果MSS具有逻辑低电平,则时钟选择电路将ECLK2时钟提供给CLK缓冲器以及数据选通缓冲器不接收数据选通信号。
CLK缓冲器接收由时钟选择电路所选择的时钟并且将内部时钟输出到各种其它的缓冲器,例如,CON缓冲器、地址ADDR缓冲器和/或DQ缓冲器。CON缓冲器、ADDR缓冲器、和DQ缓冲器也可以分别接收输入信号RCON、RADDR和DQ并且分别输出信号ICON、IADDR、和IDATA,其与内部时钟相同步。
在一个示例性实施例中,用于在测试模式中接收非周期性时钟信号的第二输入引脚可以为数据屏蔽引脚或非连接(NC)引脚。
图4中说明了根据本发明的另一个示例性实施例的存储器模块40。如图4中所示,存储器模块40可以包括PLL和多个存储器设备M1-Mn,如图3中所示的那些,但是不必包括寄存器。结果是,在图4中所示的示例性实施例中,可以将控制(CON)信号和地址(ADDR)信号直接提供给多个存储器设备M1-Mn。
图5说明一种根据本发明的另一个示例性实施例的存储器模块50。如图5中所示,存储器模块50可以包括PLL、寄存器和多个存储器设备M1-Mn,如图1中所示的那些。图5的存储器模块50也可以包括时钟选择电路,该时钟选择电路可以进一步包括用于例如从PLL接收周期性时钟DCLK1的第一开关以及用于例如从诸如存储器控制器的外部设备接收非周期性时钟的第二开关。
时钟选择电路可以根据模式选择信号(N/T)来选择一个时钟并且将所选择的时钟输出到多个存储器设备M1-Mn。在一个示例性实施例中,也可以从外部设备来提供模式选择信号(N/T)。在一个示例性实施例中,如果模式选择信号(N/T)为逻辑低或0值,则所选择的模式为正常操作模式,使得周期性时钟DCLK1或DCLK2被发送到多个存储器设备M1-Mn,而如果模式选择信号(N/T)为逻辑高或1值,则所选择的模式为非周期性操作模式,使得非周期性时钟ECLK2被发送到多个存储器设备M1-Mn。
如图2中所示,多个存储器设备M1-Mn中的每一个都包括时钟选择电路,如图3中所示。相反,图5中的时钟选择电路为存储器模块50的一部分,而不是多个存储器设备M1-Mn的每一个中的一部分。结果是,图5的实施例可以需要较少的硬件,即,一个时钟选择电路对应于图2的n个时钟选择电路,并且可以引入不包括时钟选择电路的传统的存储器设备。
图6说明一种根据本发明的另一个示例性实施例的存储器模块60。如图6中所示,存储器模块60可以包括PLL、寄存器、时钟选择电路、和多个存储器设备M1-Mn。
在图6中所说明的示例性实施例中,时钟选择电路可以包括用于从PLL接收周期性时钟DCLK1的第一开关以及用于从外部设备接收非周期性时钟的第二开关。时钟选择电路可以根据多个模式选择信号(N/Tn)例如模式选择信号(N/T1和N/T2)来选择一个时钟。在一个示例性实施例中,可以从外部设备提供模式选择信号N/T1和N/T2。
表1说明了N/T1和N/T2的值的可能组合,使得可以独立地利用非周期性时钟或周期性时钟来控制寄存器和/或多个存储器设备M1-Mn。
表1
N/T1 | N/T2 | 寄存器 | 存储器 |
0 | 0 | 周期性时钟 | 周期性时钟 |
0 | 1 | 周期性时钟 | 非周期性时钟 |
1 | 0 | 非周期性时钟 | 周期性时钟 |
1 | 1 | 非周期性时钟 | 非周期性时钟 |
图7说明一种根据本发明的另一个示例性实施例的存储器模块70。如所示的,除了可以将多个非周期性时钟ECLK2和ECLK3提供给图7的存储器模块70之外,图7的存储器模块70相似于图6的存储器模块60。在图7中说明的一个示例性实施例中,响应于模式选择信号N/T1和N/T2,可以将非周期性时钟ECLK2和ECLK3输入到多个存储器设备M1-Mn和/或输入到寄存器。
图8说明一种根据本发明的一个示例性实施例的存储器系统。如图8中所示,存储器系统100可以包括存储器控制器600、时钟源610、和多个存储器模块500。每一个存储器模块500可以进一步包括多个存储器,例如多个DRAM 520以及一个或多个集线器510。
存储器控制器600可以在“下行(downstream)”方向上将包括数据、控制、和/或地址信息10的南区(southbound)分组传送到多个存储器模块500,以及可以在“上行(upstream)”方向上从多个存储器模块500接收包括数据14的北区(northbound)分组。存储器控制器600也可以经由SM总线与多个存储器模块500进行通信。时钟源610可以将诸如ECLK1、ECLK2的周期性和/或非周期性时钟提供给存储器控制器600和/或多个存储器模块500。
在图8中所说明的示例性实施例中,多个存储器模块500可以是单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)。在其它的示例性实施例中,DIMM可以为寄存式DIMM(RDIMM)或完全缓冲式DIMM(FBDIMM)。
另外,在图8的示例性实施例中,多个存储器模块500可以以菊花链方式(daisy chain fashion)连接到存储器控制器600。在图8中所说明的示例性实施例中,存储器系统包括八(8)个存储器模块500(或八个FBDIMM)。
图9更加详细地说明了图8的集线器510的一个例子。如所示的,每一个集线器510都可以包括一对接收机/发送机502、504,它们中的每一个都可以包括:用来从图8的存储器控制器600接收信息PSB的分组的接收器RX1、用来从其它的存储器模块500接收信息PNB的分组的接收器RX2、用来将信息SSB的分组发送到其它存储器模块500的发送器TX1、以及用来将信息SNB的分组发送到图8的存储器控制器600的发送器TX2。
集线器510也可以包括控制器516,其可以进一步包括:并串行转换器(serializer),用于并串行转换要提供到接收机/发送机502、504的信息,诸如包括RDATA的数据;以及串并行转换器(deserializer),用于串并行转换从接收机/发送机502、504接收到的信息,诸如包括WDATA的数据和诸如CMD的命令。
控制器516也可以将接收到的信息的分组编码成存储器信息MIF,诸如控制信号,包括/CS、/RAS、/CAS、/WE、和/或相似信号、地址信号、和/或数据信号,以及将存储器信息MIF输出到存储器接口寄存器514。
集线器510也可以包括PLL506,诸如在图2或4-7中所说明的任何PLL,用于接收诸如CLK或ECLK1的基准时钟,以及产生具有相同相位RCLK的时钟或具有为基准时钟CLK或ECLK1的频率的几倍的频率的时钟DCLK。
集线器510也可以包括设置寄存器508,其可以例如从存储器控制器610通过SMBUS接收模式设置信号,以及可以将例如MSS1和MSS2的控制信号输出到时钟选择电路512,诸如在图3或5-7中所说明的任何时钟选择电路。时钟选择电路512可以从PLL接收恒定的周期性时钟,诸如RCLK或DCLK以及非周期性时钟,诸如ECLK2,以及根据来自设置寄存器508的控制信号MSS1和MSS2来从所接收到的时钟中选择一个或多个时钟。时钟选择电路512也可以将诸如HICLK1、HICLK2的所选时钟输出到存储器接口514和/或多个存储器设备520(例如,双数据速率DRAM(DDR-DRAM)。
在一个示例性实施例中,在正常操作中,可以将时钟RCLK提供到存储器接口514来作为HICLK1以及可以将时钟DCLK提供到多个存储器设备520来作为HICLK2。在另一个示例性实施例中,在测试操作中,可以将时钟ECLK2提供到存储器接口寄存器514来作为HICLK1以及提供到多个存储器设备520来作为HICLK2。
存储器接口寄存器514可以与所选的时钟HICLK1同步地将存储器信息输出到多个存储器设备520。存储器信息可以包括来往于多个存储器设备520的数据、命令信息、和/或地址信息。存储器设备520可以与HICLK2同步地接收存储器信息以及根据所提供的存储器信息来运行。
图10说明一种时钟选择电路的一个示例性实施例,例如,图9的时钟选择电路512。如所示的,时钟选择电路512可以连接于诸如图9的PLL506的PLL、图9的存储器接口寄存器514、和图8或9的多个存储器设备520。
如图10中所示,例如,可以从诸如图9的设置寄存器508的设置寄存器来外部提供控制信号MSS1和MSS2。
时钟选择电路512可以进一步包括两个开关1002、1004,其分别对应于控制信号MSS1和MSS2。
表2说明对图10的时钟选择电路512的示例性操作。第一种情况是正常操作,其中存储器接口寄存器514和多个存储器设备520利用周期性时钟运行。在第二种情况中,存储器接口寄存器514利用周期性时钟运行而多个存储器设备520利用非周期性时钟运行。通过提供非周期性时钟能控制输入到多个存储器设备520的输入信号的设置时间(setup time)和保持时间(holdtime)。在第三种情况中,存储器接口寄存器514利用非周期性时钟运行而多个存储器设备520利用周期性时钟运行。如在第二种情况中一样,通过将非周期性时钟提供到存储器接口寄存器514能控制设置时间和保持时间。在第四种情况中,将非周期性时钟提供给存储器接口寄存器514和提供给多个存储器设备520,使得又可以控制设置时间和保持时间。
表2
MSS1 | MSS2 | 存储器寄存器 | 存储器设备 |
0 | 0 | 周期性时钟 | 周期性时钟 |
0 | 1 | 周期性时钟 | 非周期性时钟 |
1 | 0 | 非周期性时钟 | 周期性时钟 |
1 | 1 | 非周期性时钟 | 非周期性时钟 |
图11说明时钟选择电路612的另一个示例性实施例,诸如图9的时钟选择电路512。图11的时钟选择电路612不同于图10的时钟选择电路512,这是因为响应于MSS1可以将第二非周期性时钟ECLK3输入到时钟选择电路612而分别响应于MSS1和MSS2可以将非周期性时钟ECLK2和ECLK3输入到存储器接口寄存器514和多个存储器设备520。
图12说明时钟选择电路712的另一个示例性实施例,诸如图9的时钟选择电路512。在图12中说明的示例中,在开关1002和存储器接口寄存器514之间提供了R-delay 1而在开关1004和多个存储器设备520之间提供了D-delay 2。通过利用一个或多个控制信号就可以控制由R-delay 1和D-delay2所提供的延迟量。
虽然上面参照特定附图描述了示例性实施例,但是应理解利用任何其它示例性实施例的特征以任何方式可以组合每一个示例性实施例的各种特征。
虽然上面参照特定数目的电路或信号描述了示例性实施例,但是应理解也能使用任何电路或信号的任意数目。
本领域技术人员将理解,这里在没有脱离本发明的范围的情况下,可以在上述的示例性实施例中做出其它变化和修改,以及打算是在上述的描述中所包含的所有主题将被解释为说明性的而非限制性的意思。
Claims (28)
1.一种存储器模块,包括:
锁相环,用于接收外部周期性时钟和产生一个或多个内部周期性时钟;以及
多个存储器单元,用于接收内部周期性时钟之一或来自外部源的第一非周期性时钟。
2.根据权利要求1所述的存储器模块,还包括:
寄存器,用于接收内部周期性时钟之一、来自外部源的控制和地址信息,以及与所接收到的内部周期性时钟同步地将控制和地址信息提供给多个存储器单元。
3.根据权利要求1所述的存储器模块,其中,多个存储器单元中的每一个都接收来自外部源的控制和地址信息。
4.根据权利要求2所述的存储器模块,其中,多个存储器单元中的每一个都包括:
模式设置电路,用于接收输入信号和输出模式信号;以及
时钟选择电路,用于接收已接收到的周期性时钟和非周期性时钟以及根据模式信号输出周期性时钟或非周期性时钟。
5.根据权利要求1所述的存储器模块,还包括:
寄存器,用于接收内部周期性时钟之一、来自外部源的控制和地址信息,以及与所接收到的内部周期性时钟相同步地将控制和地址信息提供给多个存储器单元;以及
时钟选择电路,包括存储器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和模式选择信号,所述存储器时钟选择电路根据所述模式选择信号将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元。
6.根据权利要求5所述的存储器模块,所述存储器时钟选择电路还包括:
开关,用于根据所述模式选择信号有选择性地将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元。
7.根据权利要求1所述的存储器模块,还包括:
寄存器,用于接收来自外部源的控制和地址信息,以及将该控制和地址信息提供给多个存储器单元;以及
时钟选择电路,包括:存储器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和第一模式选择信号,所述存储器时钟选择电路根据所述第一模式选择信号将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元;以及寄存器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和第二模式选择信号,该寄存器时钟选择电路根据所述第二模式选择信号将内部周期性时钟之一或第一非周期性时钟提供给所述寄存器。
8.根据权利要求7所述的存储器模块,所述存储器时钟选择电路还包括:第一开关,用于根据第一模式选择信号有选择性地将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元,以及
所述寄存器时钟选择电路还包括:第二开关,用于根据第二模式选择信号有选择性地将内部周期性时钟之一或第一非周期性时钟提供给所述寄存器。
9.根据权利要求1所述的存储器模块,还包括:
寄存器,用于接收来自外部源的控制和地址信息,以及将该控制和地址信息提供给多个存储器单元;以及
时钟选择电路,包括:存储器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和第一模式选择信号,该存储器时钟选择电路根据所述第一模式选择信号将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元;以及寄存器时钟选择电路,接收第二非周期性时钟、内部周期性时钟之一和第二模式选择信号,该寄存器时钟选择电路根据所述第二模式选择信号将内部周期性时钟之一或第二非周期性时钟提供给所述寄存器。
10.根据权利要求9所述的存储器模块,所述存储器时钟选择电路还包括:第一开关,用于根据第一模式选择信号有选择性地将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元,以及
所述寄存器时钟选择电路还包括:第二开关,用于根据第二模式选择信号有选择性地将内部周期性时钟之一或第二非周期性时钟提供给所述寄存器。
11.一种在存储器模块上的集线器,包括:
锁相环,用于接收外部周期性时钟和产生一个或多个内部周期性时钟;
设置寄存器,用于接收模式设置信号和产生一个或多个控制信号;
存储器接口寄存器,用于接收存储器信息和将该存储器信息提供给多个存储器单元;以及
时钟选择电路,用于接收第一非周期性时钟、内部周期性时钟之一和一个或多个控制信号,以及根据该一个或多个控制信号将该内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元和存储器接口寄存器。
12.根据权利要求11所述的集线器,其中,所述存储器信息包括地址信息、控制信息、或数据。
13.根据权利要求11所述的集线器,所述时钟选择电路包括:
存储器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和一个或多个控制信号中的第一个,该存储器时钟选择电路根据所述一个或多个控制信号中的第一个将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元;以及
寄存器时钟选择电路,接收第一非周期性时钟、内部周期性时钟中的另一个以及一个或多个控制信号中的第二个,该寄存器时钟选择电路根据所述一个或多个控制信号中的第二个将内部周期性时钟中的另一个或第一非周期性时钟提供给所述寄存器。
14.根据权利要求11所述的集线器,所述时钟选择电路包括:
存储器时钟选择电路,接收第一非周期性时钟、内部周期性时钟之一和一个或多个控制信号中的第一个,该存储器时钟选择电路根据所述一个或多个控制信号中的第一个将内部周期性时钟之一或第一非周期性时钟提供给多个存储器单元;以及
寄存器时钟选择电路,接收第二非周期性时钟、内部周期性时钟中的另一个和一个或多个控制信号中的第二个,该寄存器时钟选择电路根据所述一个或多个控制信号中的第二个将内部周期性时钟中的另一个或第二非周期性时钟提供给所述寄存器。
15.根据权利要求14所述的集线器,所述存储器时钟选择电路还包括:第一延迟器,用于延迟内部周期性时钟之一或第一非周期性时钟,
所述寄存器时钟选择电路还包括:第二延迟器,用于延迟内部周期性时钟中的另一个或第二非周期性时钟。
16.一种存储器单元,包括:
模式设置电路,用于接收输入信号和输出模式信号;以及
时钟选择电路,用于接收周期性时钟和非周期性时钟以及根据模式信号输出周期性时钟或非周期性时钟。
17.根据权利要求16所述的存储器单元,还包括:
时钟缓冲器,用于从时钟选择电路接收周期性时钟或非周期性时钟以及输出内部时钟。
18.根据权利要求17所述的存储器单元,还包括:
一个或多个存储器信息缓冲器,用于接收从时钟缓冲器输出的内部时钟。
19.根据权利要求16所述的存储器单元,其中,根据模式寄存器设置(MRS)操作来提供模式信号。
20.一种存储器单元,包括:
第一输入引脚,用于在正常模式中接收周期性时钟;
第二输入引脚,用于在测试模式中接收非周期性时钟;
时钟选择电路,用于接收周期性时钟和非周期性时钟以及根据模式选择信号来输出周期性时钟或非周期性时钟;以及
时钟缓冲器,用于从时钟选择电路接收周期性时钟或非周期性时钟并且输出内部时钟。
21.根据权利要求20所述的存储器单元,第二输入引脚接收正常模式中的数据选通信号或数据屏蔽信号以及测试模式中的非周期性时钟。
22.根据权利要求21所述的存储器单元,所述时钟选择电路包括:
第一开关,用于响应于模式选择信号的第一状态来选择周期性时钟并且将该周期性时钟输出到时钟缓冲器,以及
第二开关,用于响应于模式选择信号的第二状态来选择非周期性时钟并且将该非周期性时钟输出到时钟缓冲器。
23.根据权利要求22所述的存储器单元,所述时钟选择电路还包括:第三开关,用于响应于模式选择信号的第一状态来选择数据选通信号或数据屏蔽信号以及响应于模式选择信号的第一状态来输出数据选通缓冲或数据屏蔽缓冲。
24.一种用于将时钟提供给具有锁相环和多个存储器单元的存储器模块的方法,该方法包括:
在正常模式中将周期性时钟提供给锁相环;以及
在测试模式中将非周期性时钟直接提供给多个存储器单元。
25.一种用于在具有集线器的存储器模块中将时钟提供给多个存储器单元的方法,包括:
接收外部周期性时钟和产生内部周期性时钟;
接收模式设置信号和产生控制信号;
接收非周期性时钟、所述内部周期性时钟和所述控制信号,以及根据所述控制信号将所述内部周期性时钟或所述非周期性时钟提供给多个存储器单元和存储器接口寄存器;以及
接收控制和地址信息并且与所述内部周期性时钟或所述非周期性时钟相同步地将该控制和地址信息提供给多个存储器单元。
26.一种在存储器单元中产生内部时钟的方法,包括:
接收输入信号和输出模式设置信号;
接收周期性时钟和非周期性时钟;
根据模式设置信号来选择周期性时钟或非周期性时钟以及将所选择的时钟输出到时钟缓冲器;以及
响应于时钟缓冲器中的所选时钟来产生内部时钟。
27.一种存储器模块,包括:
多个存储器单元;以及
权利要求11的集线器
28.一种存储器系统,包括:
多个存储器模块,每一个都包括权利要求11的集线器;
时钟源,提供外部周期性时钟;以及
存储器控制器,控制多个存储器模块。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR68811/04 | 2004-08-31 | ||
KR1020040068811A KR100551475B1 (ko) | 2004-08-31 | 2004-08-31 | 비주기 클록옵션을 가지는 메모리 모듈과 모듈용 메모리칩 및 허브 칩 |
US11/029,008 | 2005-01-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1744228A true CN1744228A (zh) | 2006-03-08 |
Family
ID=36139561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200510081930.5A Pending CN1744228A (zh) | 2004-08-31 | 2005-07-08 | 利用非周期性时钟的存储器模块和单元与集线器及其方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7606110B2 (zh) |
KR (1) | KR100551475B1 (zh) |
CN (1) | CN1744228A (zh) |
TW (1) | TW200620320A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8467486B2 (en) | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
KR100705335B1 (ko) | 2005-10-31 | 2007-04-09 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 데이터입출력 방법 |
DE102006025133A1 (de) * | 2006-05-30 | 2007-12-06 | Infineon Technologies Ag | Speicher- und Speicherkommunikationssystem |
KR100871706B1 (ko) * | 2007-03-13 | 2008-12-08 | 삼성전자주식회사 | 클럭 미러링 스킴을 구현하는 메모리 장치 및 이를장착하는 메모리 시스템 |
KR100863016B1 (ko) | 2007-05-31 | 2008-10-13 | 주식회사 하이닉스반도체 | 동작 모드 설정 장치, 이를 포함하는 반도체 집적 회로 및반도체 집적 회로의 제어 방법 |
US8094504B2 (en) * | 2008-01-04 | 2012-01-10 | Integrated Device Technology Inc. | Buffered DRAM |
KR101203036B1 (ko) | 2011-01-26 | 2012-11-20 | 윈본드 일렉트로닉스 코포레이션 | 메모리장치 및 그의 접근방법 |
JP2022044114A (ja) * | 2020-09-07 | 2022-03-17 | キオクシア株式会社 | 半導体集積回路およびその試験方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1246361B (it) * | 1990-07-13 | 1994-11-17 | Lonati Srl | Macchina circolare per maglieria, calzetteria o simile, in particolareper l'esecuzione di lavorazioni con punti spugna. |
US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
US5311486A (en) * | 1992-09-11 | 1994-05-10 | Ltx Corporation | Timing generation in an automatic electrical test system |
US5485602A (en) * | 1993-12-27 | 1996-01-16 | Motorola, Inc. | Integrated circuit having a control signal for identifying coinciding active edges of two clock signals |
US5689690A (en) * | 1995-09-25 | 1997-11-18 | Credence Systems Corporation | Timing signal generator |
US5786732A (en) * | 1995-10-24 | 1998-07-28 | Vlsi Technology, Inc. | Phase locked loop circuitry including a multiple frequency output voltage controlled oscillator circuit |
JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
US5796995A (en) * | 1997-02-28 | 1998-08-18 | Texas Instruments Incorporated | Circuit and method for translating signals between clock domains in a microprocessor |
JP2002082830A (ja) * | 2000-02-14 | 2002-03-22 | Mitsubishi Electric Corp | インターフェイス回路 |
GB2370667B (en) * | 2000-09-05 | 2003-02-12 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
US7000138B1 (en) * | 2001-06-07 | 2006-02-14 | Cirrus Logic, Inc | Circuits and methods for power management in a processor-based system and systems using the same |
DE10138883B4 (de) * | 2001-08-08 | 2006-03-30 | Infineon Technologies Ag | Verfahren sowie Vorrichtung zur synchronen Signalübertragung zwischen Logik-/Speicherbausteinen |
EP1302775A1 (en) * | 2001-10-16 | 2003-04-16 | Italtel s.p.a. | A clock generation system for a prototyping apparatus |
DE10249886B4 (de) * | 2002-10-25 | 2005-02-10 | Sp3D Chip Design Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Taktsignals mit vorbestimmten Taktsingaleigenschaften |
US7177888B2 (en) * | 2003-08-01 | 2007-02-13 | Intel Corporation | Programmable random bit source |
US6958925B1 (en) * | 2003-12-24 | 2005-10-25 | Cypress Semiconductor Corporation | Staggered compare architecture for content addressable memory (CAM) device |
-
2004
- 2004-08-31 KR KR1020040068811A patent/KR100551475B1/ko not_active IP Right Cessation
-
2005
- 2005-01-05 US US11/029,008 patent/US7606110B2/en not_active Expired - Fee Related
- 2005-05-12 TW TW094115446A patent/TW200620320A/zh unknown
- 2005-07-08 CN CN200510081930.5A patent/CN1744228A/zh active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8467486B2 (en) | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
CN101897119B (zh) * | 2007-12-14 | 2014-04-30 | 莫塞德技术公司 | 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器 |
US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
US8837655B2 (en) | 2007-12-14 | 2014-09-16 | Conversant Intellectual Property Management Inc. | Memory controller with flexible data alignment to clock |
Also Published As
Publication number | Publication date |
---|---|
TW200620320A (en) | 2006-06-16 |
KR100551475B1 (ko) | 2006-02-14 |
US20060044927A1 (en) | 2006-03-02 |
US7606110B2 (en) | 2009-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1744228A (zh) | 利用非周期性时钟的存储器模块和单元与集线器及其方法 | |
US20230395103A1 (en) | Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die | |
CN101031860B (zh) | 用于分配时钟信号的装置、系统和方法 | |
KR101556816B1 (ko) | 적층-다이 메모리 시스템을 훈련하기 위한 적층-다이 메모리 시스템 및 방법 | |
CN101002390B (zh) | 数字锁频延迟线 | |
KR101364348B1 (ko) | 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템 | |
US8966208B2 (en) | Semiconductor memory device with plural memory die and controller die | |
US7683725B2 (en) | System for generating a multiple phase clock | |
CN1291417C (zh) | 跨越时钟域边界的方法和装置 | |
US7593288B2 (en) | System for providing read clock sharing between memory devices | |
CN102637155B (zh) | 通过训练加修正配置ddr3中数据选通信号延时的方法 | |
US20090327792A1 (en) | Bus frequency adjustment circuitry for use in a dynamic random access memory device | |
EP3654337A1 (en) | Load reduced memory module | |
US20040143773A1 (en) | Adaptive memory module | |
US7827431B2 (en) | Memory card having memory device and host apparatus accessing memory card | |
CN1741187A (zh) | 选择性地提供可变写入延迟的集成电路装置以及其方法 | |
KR20110115587A (ko) | 메모리 장치 파워 관리기 및 방법 | |
KR100812600B1 (ko) | 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자 | |
CN101131864A (zh) | 用于传送存储器时钟信号的方法和电路 | |
US20190042500A1 (en) | Dimm for a high bandwidth memory channel | |
TWI761659B (zh) | 記憶體裝置以及記憶體系統 | |
CN101151603A (zh) | 使用多组地址/数据线的存储器访问 | |
US10241538B2 (en) | Resynchronization of a clock associated with each data bit in a double data rate memory system | |
JP2006072968A (ja) | 非周期クロックを有するメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法 | |
TW559809B (en) | Memory control chip, control method and control circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20060308 |