CN1722386A - 金属氧化物半导体晶体管和其制造方法 - Google Patents
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Abstract
本发明是一种金属氧化物半导体晶体管和其制造方法。所述金属氧化物半导体晶体管的制造方法，首先，提供一基底，基底上形成有栅极。以栅极为第一掩膜，布植基底。其后，形成至少两个第一间隙壁，分别邻接栅极的两侧。以栅极和第一间隙壁为第二掩膜，布植基底。接下来，形成至少两个第二间隙壁，分别邻接第一间隙壁。以栅极、第一间隙壁和第二间隙壁为一第三掩膜，反应暴露的基底，以形成至少两自对准金属硅化物区于基底中，其中自对准金属硅化物区是邻接第二间隙壁。本发明所述其金属氧化物半导体晶体管和其制造方法，具有较长的接面漏电路径，可减少漏电流。且可保护第一间隙壁的氧化层，以减少后续清洗制程对于氧化层所造成的损伤。
Description
技术领域
本发明是有关于一种半导体元件和其制造方法，特别是有关具有低漏电流的MOS晶体管。
背景技术
在半导体集成电路的领域中，包含硅的复合材料和例如Ti和Co的过渡金属是用做形成具有相对低阻值的层。此层一般称为硅化物层。特别是，金属硅化物是形成MOS晶体管的主动区域上，以减少源极和漏极扩散区的片电阻。
以下描述一种已知的在MOS晶体管的主动区域上形成金属硅化物层的方法：形成一包括一栅极氧化层和一多晶硅层的晶体管的栅极；在硅基底中掺入掺杂物以形成晶体管的源极和漏极扩散区；在整个硅基底表面沉积一过渡金属(例如Ti或Co)；进行一热制程，而在制程期间，过渡金属是和硅反应以形成金属硅化物。因为在MOS晶体管的主动区域上形成的金属硅化物是和栅极自动对准，此制程是称为自对准金属硅化制程(self-aligned-silicidation)，其可简称为“salicidation”，且上述制程所形成的层是称为自对准金属硅化物层(salicide)。
金属硅化制程的缺点是为其会在硅和过渡金属的反应期间在其界面消耗部分的硅。如图1所示，在MOS晶体管中，轻掺杂区(lightly doped drain，LDD)102的接面是非常的浅，因此缩短了由自对准金属硅化物区104至轻掺杂区102边界的漏电路径，而增加漏电流。上述现象的一种解决方法是为减少金属硅化物104的厚度。然而，薄的金属硅化物会产生高的片电阻，而影响MOS晶体管的效能。
一般来说，栅极112是包括一栅极介电层108且其是邻接间隙壁110，其中间隙壁110包括一氧化层114和一氮化层116。间隙壁110的氧化层114是很容易在后续的蚀刻和清洗步骤被侵蚀，且更进一步容易损伤到栅极介电层108，而减少栅极氧化膜耐压(gate oxide integrity，GOI)。
美国专利第6536806号揭示一种半导体元件的制造方法。其在一包括自对准金属硅化物的高速元件结构中，为了制造一晶片的至少具有两个栅极氧化结构的元件，形成一核心元件区域的LDD区域，且是进行一离子布植制程，以形成具有薄氧化层的输入/输出元件区域的LDD区域。同时进行一制程，以在具有薄氧化层的核心元件区域的场氧化层的周围形成源极/漏极区域，借此增加接面区域的深度。如此，可减少在周边电路区域的接面区域的接面漏电流，且其亦可简化制程，如此可改进元件的良率和可靠度。
发明内容
本发明的一目的是提供一MOS晶体管的结构和制造方法，其是具有较长的接面漏电路径，可减少漏电流。
本发明的另一目的是提供一第二间隙壁，以保护MOS晶体管第一间隙壁的氧化层，如此减少后续清洗制程对于氧化层所造成的损伤。
根据上述目的本发明提供一种MOS晶体管的制造方法。首先，提供一基底，基底上形成有栅极。以栅极为第一掩膜，布植基底。其后，形成至少两个第一间隙壁，分别邻接栅极的两侧。以栅极和第一间隙壁为第二掩膜，布植基底。接下来，形成至少两个第二间隙壁，分别邻接第一间隙壁。以栅极、第一间隙壁和第二间隙壁为一第三掩膜，反应暴露的基底，以形成至少两自对准金属硅化物区于基底中，其中自对准金属硅化物区是邻接第二间隙壁。
本发明所述的金属氧化物半导体晶体管的制造方法，该第一间隙壁是为氧化硅和氮化硅的堆叠层。
本发明所述的金属氧化物半导体晶体管的制造方法，该第二间隙壁是为氮化硅或氮氧化硅。
本发明提供一种MOS晶体管的制造方法。首先，提供一基底，基底上形成有一栅极。使用第一掩膜布植基底，以形成暂时掺杂区。接着，使用第二掩膜布植基底，以形成第二掺杂区且定义第一掺杂区，其中第一掺杂区是为部分的暂时掺杂区。第一掺杂区包括邻接栅极的第一边和一第二边。第二掺杂区是较第一掺杂区为深且邻接第一掺杂区的第二边。后续，使用第三掩膜，形成自对准金属硅化物区。每一自对准金属硅化物区是位于第二掺杂区中，其中第一掩膜、第二掩膜和第三掩膜是为不同的图案。
本发明所述的金属氧化物半导体晶体管的制造方法，该第一掩膜是为一栅极。
本发明所述的金属氧化物半导体晶体管的制造方法，该第二掩膜包括该栅极和两个邻接该栅极两侧的第一间隙壁。
本发明所述的金属氧化物半导体晶体管的制造方法，该第三掩膜包括该栅极、该些第一间隙壁和两个分别邻接该些第一间隙壁外侧的第二间隙壁。
本发明提供一种MOS晶体管。一栅极位于基底上。至少两个电极位于基底中且邻接栅极，其中每一电极包括第一掺杂区、第二掺杂区和自对准金属硅化物区。第一掺杂区包括邻接栅极的第一边和一第二边。第二掺杂区是较第一掺杂区为深且邻接第一掺杂区的第二边。自对准金属硅化物区是位于第二掺杂区中，且和第一掺杂区的第二边相距一间距，而间距是由一掩膜的一部分所定义。
本发明所述的金属氧化物半导体晶体管，更包括一第一间隙壁邻接该栅极，且位于该第一掺杂区上。
本发明所述的金属氧化物半导体晶体管，更包括一第二间隙壁邻接该第一间隙壁，其中该间距是由该第二间隙壁所定义。
本发明所述的金属氧化物半导体晶体管，每一第一间隙壁包括氧化硅和氮化硅所组成的堆叠层。
本发明所述的金属氧化物半导体晶体管，每一第二间隙壁是由氮化硅或氮氧化硅所组成。
本发明提供一种MOS晶体管。一栅极位于基底上。至少两个电极位于基底中且邻接栅极，其中每一电极包括第一区、第二区和第三区。第一区具有第一阻值R1，第二区具有第二阻值R2，第三区具有第三阻值R3，其中R3＜R2＜R1。第三区和第一区相距一间距，间距是由一掩膜的一部分所定义。
本发明所述的金属氧化物半导体晶体管，该第二区是比该第一区深。
本发明所述的金属氧化物半导体晶体管，该第三区是为自对准金属硅化物区。
本发明所述其金属氧化物半导体晶体管和其制造方法，具有较长的接面漏电路径，可减少漏电流。且可保护MOS晶体管第一间隙壁的氧化层，以减少后续清洗制程对于氧化层所造成的损伤。
附图说明
图1是绘示已知MOS晶体管的剖面示意图；
图2A至图2F是揭示本发明一实施例MOS晶体管制作方法示意图。
具体实施方式
以下将以实施例详细说明作为本发明的参考，且范例是伴随着图标说明之。在图示或描述中，相似或相同的部分是使用相同的图号。在图示中，实施例的形状或是厚度可扩大，以简化或是方便标示。图标中元件的部分将以描述说明之。可了解的是，未绘示或描述的元件，可以具有本领域技术人员所知的形式。此外，当叙述一层是位于一基底或是另一层上时，此层可直接位于基底或是另一层上，或是其间亦可以有中介层。
图2A至图2F是揭示本发明一实施例MOS晶体管制作方法示意图。如图2A所示，提供一基底200，并且一栅极介电层204和一栅极导电层202是形成在其上。基底200可以是半导体基底，半导体基底可以是由例如Si、Ge、SiGe、GaAs、InAs、InP、Si/SiGe和绝缘层上有硅(silicon-on-insulators)所组成。栅极导电层202可以是多晶硅或是例如W或Ti所组成的金属，而栅极介电层204可以氧化硅或是任何高介电材料所组成。基底200可以是N型或是P型。较佳者基底200是P型基底。栅极导电层202和栅极介电层204是借由微影和蚀刻技术图形化以形成一栅极205。此栅极205可以是多晶硅栅极或是金属栅极。
请参照图2B，以栅极205为一掩膜对基底200进行一离子布植步骤，以于基底200中形成两个暂时掺杂区201、206。较佳者，掺杂物是为As或P。暂时掺杂区201、206可以是N型且接面深度约为200埃～400埃。
如图2C所示，一第一介电层208和一第二介电层210是形成在基底200上。在本发明的较佳实施例中，第一介电层208是氧化硅所组成，且第二介电层210是氮化硅所组成。第一介电层208和第二介电层210较佳是由化学气相沉积法所形成，其中第一介电层208较佳是以四乙基邻硅酸盐(tetra-ethyl-ortho-silicate，TEOS)为硅源所形成。接着，蚀刻第一介电层208和第二介电层210以形成两个邻接于栅极205的间隙壁212。较佳者，上述的蚀刻方法是为一种非等向性蚀刻法。之后，以栅极205和第一间隙壁212为掩膜对基底200进行一离子布植制程，其是在基底200中掺杂As或P，以形成两个第二掺杂区214、216，并且定义两个第一掺杂区201、206。第一掺杂区201、206是作为轻掺杂区LDD。第二掺杂区214、216是分别作为源极或漏极掺杂区。较佳者，第二掺杂区214、216的接面深度约为1000埃～2000埃。
请参照图2D，一第三介电层218是形成在栅极205、间隙壁212和基底200上。第三介电层218可以是氮化硅或氮氧化硅，并且其厚度可以介于500埃～1200埃。第三介电层218可以是由任何沉积方法所形成，例如物理气相沉积法(physical vapordeposition，PVD)、低压化学气相沉积法(low pressure chemicalvapor deposition，LPCVD)、等离子化学气相沉积法(plasmaenhanced chemical vapor deposition，PECVD)或高密度等离子化学气相沉积法(high density plasma enhanced chemicalvapor deposition，HDPCVD)。在本发明的较佳实施例中，第三介电层218是由低压化学气相沉积法LPCVD所形成。
如图2E所示，非等向性蚀刻第三介电层218以形成邻接每一第一间隙壁212的第二间隙壁220。第二间隙壁220较佳的宽度为100埃～500埃。因此，邻接于基底200的第一介电层208是被第二间隙壁220保护，以防止后续的蚀刻或清洗制程造成破坏。特别是，第一介电层208的氧化物是被保护，以防止后续浸泡HF的制程造成其破损。因为邻接于基底200的第一介电层208是被良好的保护，可减少经由损坏的第一介电层208侵害栅极介电层204，而因此可得到较佳的栅极氧化膜耐压(gate oxideintegrity，GOI)。
较佳者，上述LPCVD制程的温度是低于500℃，以减少热预算，且制程压力是约介于0.1～1Torr。
如图2F所示，一例如Ti、Co或Ni所组成的金属层(未绘示)是形成在栅极205、第一间隙壁212、第二间隙壁220和暴露的基底200上。栅极205、第一间隙壁212和第二间隙壁220是作为一第三掩膜，如此金属层可仅接触基底200暴露的部分。之后，进行一回火制程，以使金属层和暴露的基底200可交互扩散，形成两个自对准金属硅化物区222(salicide region)。自对准金属硅化物区222可包括钛化硅、钴化硅或镍化硅。较佳者，上述回火的温度是介于400～1000℃，且自对准金属硅化物区222的厚度是介于100埃～500埃。因为基底200上的第二间隙壁220，每一自对准金属硅化物区222是和第一掺杂区201、206间隔大约第二间隙壁220宽度的距离。因此，自对准金属硅化物区222可距离第一掺杂区201、206更远，可增加接面漏电路径(由自对准金属硅化物区222至第一掺杂区201、206的边界)。因为本发明实施例所提供的方法和结构并没有减少自对准金属硅化物区的厚度，其可在不影响MOS晶体管的效能下，降低接面漏电流。最后，以一例如湿蚀刻方法，移除金属层未和硅反应的部分。
图2F是为本发明一实施例低漏电MOS晶体管的剖面图。一栅极205是位于一基底200上。至少两个第一间隙壁212邻接栅极205，其中每一第一间隙壁212包括一第一介电层208和一第二介电层210。较佳者，第一介电层208是由氧化硅所组成。第二介电层210是由氮化硅所组成。
第一掺杂区201、206是位于每一第一间隙壁212下，且位于基底200中。第二掺杂区214、216是邻接每一第一掺杂区206、201，其中第一掺杂区201、206是作为轻掺杂区LDD，并且第二掺杂区214、216是作为源极或漏极。一第二间隙壁220是邻接每一第一间隙壁212，其中第二间隙壁220可以是由氮化硅或是氮氧化硅所组成。一自对准金属硅化物区222是形成在基底200中，且和第一掺杂区201、206间隔大约第二间隙壁220宽度的距离。自对准金属硅化物区222可包括硅化钛、硅化钴或硅化镍。第一掺杂区201、206、第二掺杂区216、214和自对准金属硅化物区222的片电阻是分别为R1、R2和R3，而R1＞R2＞R3。第一掺杂区201、206、第二掺杂区216、214和自对准金属硅化物区222的深度分别为D1、D2和D3，而D2＞D1＞D3。
此外，由于本发明的一实施例可提供较长的漏电路径，其亦可减少由源极或漏极至接地和位元线至接地的漏电流。并且，其亦可减少栅极氧化膜耐压(gate oxide integrity，GOI)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
102：轻掺杂区
104：金属硅化物区
108：栅极介电层
110：间隙壁
114：氧化层
116：氮化层
200：基底
202：栅极导电层
204：栅极介电层
205：栅极
201、206：第一掺杂区
208：第一介电层
210：第二介电层
212：间隙壁
214、216：第二掺杂区
218：第三介电层
220：第二间隙壁
222：自对准金属硅化物区
Claims (15)
1、一种金属氧化物半导体晶体管的制造方法，其特征在于所述金属氧化物半导体晶体管的制造方法包括下列步骤：
提供一基底，该基底上形成有一栅极；
以该栅极为一第一掩膜，布植该基底；
形成至少两个第一间隙壁，分别邻接该栅极的两侧；
以该栅极和该第一间隙壁为一第二掩膜，布植该基底；
形成至少两个第二间隙壁，分别邻接该第一间隙壁；及
以该栅极、该第一间隙壁和该第二间隙壁为一第三掩膜，反应该暴露的基底，以形成至少两自对准金属硅化物区于该基底中，其中该自对准金属硅化物区是邻接该第二间隙壁。
2、根据权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于：该第一间隙壁是为氧化硅和氮化硅的堆叠层。
3、根据权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于：该第二间隙壁是为氮化硅或氮氧化硅。
4、一种金属氧化物半导体晶体管的制造方法，其特征在于所述金属氧化物半导体晶体管的制造方法包括下列步骤：
提供一基底，该基底上形成有一栅极；
使用一第一掩膜布植该基底，以形成一暂时掺杂区；
使用一第二掩膜布植该基底，以形成一第二掺杂区且定义一第一掺杂区，其中第一掺杂区是为部分的暂时掺杂区，第一掺杂区包括一邻接该栅极的第一边和一第二边，第二掺杂区是较第一掺杂区为深且邻接该第一掺杂区的该第二边；及
使用一第三掩膜，形成一自对准金属硅化物区，每一自对准金属硅化物区是位于该第二掺杂区中，其中该第一掩膜、该第二掩膜和该第三掩膜是为不同的图案。
5、根据权利要求4所述的金属氧化物半导体晶体管的制造方法，其特征在于：该第一掩膜是为一栅极。
6、根据权利要求4所述的金属氧化物半导体晶体管的制造方法，其特征在于：该第二掩膜包括该栅极和两个邻接该栅极两侧的第一间隙壁。
7、根据权利要求6所述的金属氧化物半导体晶体管的制造方法，其特征在于：该第三掩膜包括该栅极、该第一间隙壁和两个分别邻接该第一间隙壁外侧的第二间隙壁。
8、一种金属氧化物半导体晶体管，其特征在于所述金属氧化物半导体晶体管包括：
一基底；
一栅极位于该基底上；及
至少两个电极位于该基底中且邻接该栅极，其中每一电极包括一第一掺杂区、一第二掺杂区和一自对准金属硅化物区，该第一掺杂区包括一邻接该栅极的第一边和一第二边，该第二掺杂区是较该第一掺杂区为深且邻接该第一掺杂区的第二边，该自对准金属硅化物区是位于该第二掺杂区中，且和该第一掺杂区的第二边相距一间距，该间距是由一掩膜的一部分所定义。
9、根据权利要求8所述的金属氧化物半导体晶体管，其特征在于：更包括一第一间隙壁邻接该栅极，且位于该第一掺杂区上。
10、根据权利要求9所述的金属氧化物半导体晶体管，其特征在于：更包括一第二间隙壁邻接该第一间隙壁，其中该间距是由该第二间隙壁所定义。
11、根据权利要求9所述的金属氧化物半导体晶体管，其特征在于：每一第一间隙壁包括氧化硅和氮化硅所组成的堆叠层。
12、根据权利要求10所述的金属氧化物半导体晶体管，其特征在于：每一第二间隙壁是由氮化硅或氮氧化硅所组成。
13、一种金属氧化物半导体晶体管，其特征在于所述金属氧化物半导体晶体管包括：
一基底；
一栅极位于该基底上；及
至少两个电极位于该基底中且邻接该栅极，其中每一电极包括一第一区、一第二区和一第三区，该第一区具有一第一阻值R1，该第二区具有一第二阻值R2，该第三区具有一第三阻值R3，其中R3＜R2＜R1，且该第三区和该第一区相距一间距，该间距是由一掩膜的一部分所定义。
14、根据权利要求13所述的金属氧化物半导体晶体管，其特征在于：该第二区是比该第一区深。
15、根据权利要求13所述的金属氧化物半导体晶体管，其特征在于：该第三区是为自对准金属硅化物区。
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