CN1705119A - 具有电容元件的晶片结构及电容元件形成于晶片上方法 - Google Patents

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Abstract

一种电容元件形成于晶片上的方法，首先要提供一晶片及一已预先制作完成的电容元件，接着要将此电容元件利用表面黏着的技术接合于晶片上，并与晶片电性连接，而此电容元件可以经过由打线制程所形成的打线导线与外界电性连接。

Description

具有电容元件的晶片结构及电容元件形成于晶片上方法
技术领域
本发明是有关于一种具有电容元件的晶片结构，且特别是有关于一种利用焊接方式安装具有高电容量的电容元件于晶片上的结构，以改善适于打线制程的晶片的电性效能。
背景技术
现今集成电路元件发展的趋势，无不朝向高积集度、高电性效能、高散热效率等方向发展，因此各半导体厂及各电子封装厂均不断地开发出新型的晶片结构及电子构装结构，以达到上述目的。在半导体构装技术上，大致可以分成三种方式来达成晶片与基板间的电性连接，包括打线导线连接、凸块连接及贴带自动接合技术(Tape Automated Bonding，TAB)等。
资讯产品在工商社会所扮演的角色已愈来愈重要，随着资讯产品的推陈出新，新一代的资讯产品比前一代具有更快的运算速度及更佳的省电性，为达到上述目的，高频电路及低驱动电压的设计理念，已应运而生。然而在高频电路及低驱动电压的运作下，若是晶片与基板间的传输是利用打线导线，则打线导线的寄生电感效应所造成电源总线与接地总线的杂讯会特别明显。而现今的技术是通过覆晶封装的设计概念，使得晶片与基板间电性传输所产生的寄生电感可以减少。然而，覆晶封装的技术并不如打线制程成熟，因此在实际执行上有其限制；另外，由于经由打线制程所形成的打线导线具有取代基板内线路的向外展开(Fan-Out)的功能，因此相较于用于覆晶制程的基板，用于打线制程的基板的绕线密度会比较低，故用于打线制程的基板会比较便宜。
另一种针对打线制程所设计的改善电源总线与接地总线的杂讯的方去，是利用半导体的薄膜制程形成去耦合电容元件(decoupling capacitor)于晶片内，通过去耦合电容元件作为缓冲，可以改善电源总线与接地总线的杂讯。然而利用半导体的薄膜制程(thin-film)所形成的去耦合电容元件并不能提供足够大的电容量，使得改善电源总线与接地总线的杂讯的效果有限；另外，利用半导体的薄膜制程所形成的去耦合电容元件的成本很高。
发明内容
本发明目的之一就是提供一种具有电容元件的晶片结构，可以利用表面黏着技术安装具有高电容量的电容元件于晶片上，以改善适于打线制程的晶片的电性效能。
在叙述本发明之前，先对空间介词的用法做界定，所谓空间介词″上″是指两物的空间关系为可接触或不可接触均可。举例而言，A物在B物上，其所表达的意思是A物可以直接配置在B物上，A物有与B物接触；或者A物配置在B物上的空间中，A物没有与B物接触。
为实现本发明的上述及其他的目的，提出一种具有电容元件的晶片结构，晶片结构通过打线制程与多条打线导线接合，晶片结构至少包括一基底、一积层、一保护层及至少一电容元件，基底具有多个电子元件，配置在基底表层。积层位在基底上，积层具有一介电结构体及一线路结构体，线路结构体交错于积层的介电结构体中，而线路结构体与电子元件电性连接。保护层配置在积层上。电容元件配置在保护层上，并与线路结构体电性连接。
为实现本发明的上述及其他的目的，提出一种电容元件形成于晶片上的方法，首先要提供一晶片及一已预先制作完成的电容元件，其中晶片适于与利用打线制程所形成的多条打线导线电性连接，接着要将电容元件利用焊接的方式接合于晶片上，并与晶片电性连接。
综上所述，本发明利用焊接方式或表面黏着技术装设已预先制作完成的电容元件于晶片上，如此由电容元件可以作为外界电源端与电子元件的电源端之间的缓冲。换言之，此电容元件具有去耦合(Decoupling)的功能。因此在一般状态下，电容元件贮存有电荷量，当某一电子元件突然间需要较大的电流，则通过电容元件可以立即地供应电能给该电子元件，并且本发明可以接合上具有高电容量的电容元件于晶片上，故更可以避免电源总线与接地总线之间突然产生大幅度地压降；或是外界突然流入大电流时，由电容元件可以作为缓冲，避免电源总线与接地总线之间突然产生大幅度地压差，而损害到电子元件。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1是依照本发明第一较佳实施例的具有电容元件的晶片结构的剖面示意图。
图1A是依照本发明的电容元件的剖面示意图。
图2是依照本发明第二较佳实施例的具有电容元件的晶片结构的剖面示意图。
图3是依照本发明第三较佳实施例的具有电容元件的晶片结构的剖面示意图。
图4是依照本发明第四较佳实施例的具有电容元件的晶片结构的剖面示意图。
图5是依照本发明第五较佳实施例的具有电容元件的晶片结构的剖面示意图。
图6是依照本发明第六较佳实施例的具有电容元件的晶片结构的剖面示意图。
图7是依照本发明第七较佳实施例的具有电容元件的晶片结构的剖面示意图。
图8是依照本发明第八较佳实施例的具有电容元件的晶片结构的剖面示意图。
图9是依照本发明第九较佳实施例的具有电容元件的晶片结构的剖面示意图。
图10是依照本发明第十较佳实施例的具有电容元件的晶片结构的剖面示意图。
图11是依照本发明第十一较佳实施例的具有电容元件的晶片结构的剖面示意图。
图12是依照本发明第十二较佳实施例的具有电容元件的晶片结构的剖面示意图。
图13是依照本发明第十三较佳实施例的具有电容元件的晶片结构的剖面示意图。
具体实施方式
第一实施例
请参照图1，其是依照本发明第一较佳实施例的具有电容元件的晶片结构的剖面示意图。晶片结构100通过打线制程与多条打线导线190接合，在本实施例中晶片结构100包括一晶片110及至少一电容元件180，电容元件180配置在晶片110上，并与晶片110电性连接，以改善通过打线导线190与外界电路电性连接的晶片效能。
一般而言，晶片110具有一基底120、一积层130及一保护层150。基底120具有多个电子元件122，比如是晶体管或是金属氧化半导体等，电子元件122配置在基底120的表层，其中基底120的材质比如是硅。
积层130位在基底120上，积层130具有一介电结构体131及一线路结构体135，线路结构体135交错于介电结构体131中，而线路结构体135与电子元件122电性连接，其中线路结构体135比如可以区分成多晶硅线路136及金属线路137(斜线区域)，多晶硅线路136位在靠近基底120处，而金属线路137位在远离基底120处，而通过多晶硅线路136作为金属线路137与电子元件122之间电性连接的媒介，可以具有良好的电性效能，其中金属线路137的材质比如是铜、铝或铝合金，而每一层之间的线路可以通过导电插塞138电性连接。然而本发明的应用并不限于此，线路结构体亦可以均由金属所构成。线路结构体135具有一电源总线139及一接地总线140，可以分别与外界电路的电源端与接地端电性连接，而通过一区块的电源总线139及一区块的接地总线140可以提供多个电子元件122电能。
保护层150配置在积层130上，其中保护层150的结构为氮硅化合物层、氧硅化合物层、磷硅玻璃层、该等部份组合所组成的复合层或该等全部组合所组成的复合层，而保护层150具有多个开口152、154，暴露出线路结构体135。
电容元件180比如是由单颗的被动元件制造厂所提供。电容元件180的二电极182、184可以由一焊料183、186直接与暴露于保护层150的开口154外的线路结构体135接合，其中线路结构体135与焊料186接触的表层的材质是可焊性(solder wettable)材质，比如是铜、金、锡、锡铅合金或是其他能够与焊料186接合的材质，而焊料183、186的材质比如是锡铅合金或是其他无铅焊料，比如是锡银铜合金。
就制程而言，可以利用表面黏着(Surface Mount)方式将电容元件180接合于晶片110上。当被动元件厂在制作电容元件180时，可以先将焊料183形成于电容元件180的电极182、184上，如图1A所示，其是依照本发明的电容元件的剖面示意图；之后，要在将电容元件180接合到晶片110上时，还要利用印刷的方式先将焊料186形成在暴露于保护层150的开口154外的线路结构体135上，然后再将电容元件180置放到焊料186上，其中电容元件180上的焊料183对准焊料186的位置，接着再通过回焊(reflow)的步骤，使得焊料183、186之间可以接合或融合，如此电容元件180便可以与晶片110稳固接合。
在较佳的情况下，线路结构体135与焊料186接触的下层材质还必须要具有能够防止焊料186与线路结构体135之间产生扩散(diffusion)反应的材质，其材质比如是钛、钛钨合金、铬、铜、铬铜合金或镍等。
另外，通过打线制程可以形成多条打线导线190与暴露于保护层150的开口152外的线路结构体135接合，其中线路结构体135与打线导线190接触的表层的材质比如是铝、铝合金、铜、金或是其他与打线导线190接合性良好的材质。而就制程而言，可以是先接合电容元件180于晶片110上之后，然后再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件180于晶片110上。电容元件180可以通过线路结构体135与打线导线190电性连接，比如是将电容元件180的二电极182、184分别与线路结构体135的电源总线139及接地总线140电性连接，而电源总线139与接地总线140可以通过打线导线190分别与外界的电源端或接地端电性连接。
如图1所示，由于本发明利用表面黏着方式装设电容元件180于晶片110上，如此由电容元件180可以作为外界电源端与电子元件122的电源端之间的缓冲。换言之，此电容元件180具有去耦合(Decoupling)的功能。因此在一般状态下，电容元件180贮存有电荷量，当某一电子元件122突然间需要较大的电流，则通过电容元件180可以立即地供应电能给该电子元件122，并且本发明可以接合上具有高电容量的电容元件180于晶片110上，故还可以避免电源总线139与接地总线140之间突然产生大幅度地压降；或是外界突然流入大电流时，由电容元件180可以作为缓冲，避免电源总线139与接地总线140之间突然产生大幅度地压差，而损害到电子元件122。这就是一般的去耦合电容的功能。
在本实施例中，电容元件180分别与电源总线与接地总线电性连接；然而，在实际应用上，并不限于此，电容元件180可以是一端与电源总线电性连接，而另一端与任意的电路电性连接；或者，电容元件180可以是一端与接地总线电性连接，而另一端与任意的电路电性连接。
第二实施例
在前述较佳实施例中，晶圆厂在制作晶圆时，在线路结构体的表层线路便直接形成如前所示的可焊性材质及防扩散材质，然而本发明的应用并不限于此。请参照图2，其是依照本发明第二较佳实施例的具有电容元件的晶片结构的剖面示意图。一般而言，晶圆厂在制作晶圆时，通过保护层250的开口252所暴露出的线路结构体235的材质为铝或铝合金，然而铝和锡铅合金的接合性不佳，因此必须要形成一焊料接合金属288在保护层250的开口254所暴露出的线路结构体235上，以增加焊料286与晶片210之间的接合性。一般而言，焊料接合金属288具有一金属扩散阻绝层287，用以防止焊料286的金属原子扩散到线路结构体235中，金属扩散阻绝层287比如是由钛层、铜层及镍层所构成，其中钛层直接形成在经由保护层250的开口252所暴露出的线路结构体235上，铜层形成在钛层上，镍层形成在铜层上，而钛层亦可以钛钨合金层或铬层取代。而若是以铬层取代钛层时，还可以形成一铬铜合金层于铬层与铜层之间，以增加铬层与铜层之间的接合性。
如果焊料286是利用印刷的方式形成时，则还必须形成一接合层289到金属扩散阻绝层287上，亦即将接合层289形成到镍层上，其中接合层289必须要由能够与焊料286接合的材质所构成，比如是金层、铜层、锡层、锡铅合金层或是无铅焊料层等，之后便可以利用印刷的方式形成焊料286到接合层289上。另外，如果焊料286是利用电镀的方式形成时，则可以省去接合层289的制作，亦即可以将焊料286直接形成在金属扩散阻绝层287上，即为将焊料286直接形成在镍层上。如此，将焊料286形成到晶片210上之后，便可以利用回焊的方式，使得位在电容元件280上的焊料283与焊料286之间可以稳固地接合或融合。
第三实施例
请参照图3，其是依照本发明第三较佳实施例的具有电容元件的晶片结构的剖面示意图。在本实施例中，在焊料386与线路结构体335之间配置有一焊料接合金属388，以增加焊料386与线路结构体335之间的接合性，其焊料接合金属388的结构、材质及制作方法如第二较佳实施例所述，在此便不再赘述。
另外，为使利用打线制程所形成的打线导线390与暴露于保护层350的开口352外的线路结构体335之间具有更佳的接合性，则可以先形成一导线接合金属392在暴露于保护层350的开口352外的线路结构体335上，之后再利用打线制程将打线导线390与导线接合金属392接合。其中导线接合金属392由下到上的顺序比如是钛钨合金层、金层，其中钛钨合金层是直接与暴露于保护层350的开口352外的线路结构体335接触。由于一般打线导线390的材质为金，且可以直接与导线接合金属392的金层接合，此乃是相同金属之间的接合，因此由导线接合金属392的配置，可以大幅提高打线导线390与晶片310之间的接合性。另外，由于金与铝之间亦具有甚佳的接合性，因此导线接合金属392亦可以是由铝或铝合金所构成，亦即材质为金的打线导线390可以直接打在材质为铝或铝合金的导线接合金属392上。
第四实施例
在前述的较佳实施例中，是将电容元件直接配置在晶片的保护层上，然而本发明的应用并不限于此，还可以先形成另一积层于晶片的保护层上，然后再形成电容元件于该另一积层上，如图4所示，其是依照本发明第四较佳实施例的具有电容元件的晶片结构的剖面示意图。其中晶片410的结构如前较佳实施例所述，亦具有一基底420、一积层430及一保护层450。基底420具有多个电子元件422，配置在基底420的表层。积层430位在基底420上，积层430具有一介电结构体431及一线路结构体435，线路结构体435交错于积层430的介电结构体431中，而线路结构体435与电子元件422电性连接。保护层450配置在积层430上，且保护层450具有多个开口452，暴露出晶片410内的线路结构体435。
在提供晶片410之后，还要形成一积层460于晶片410的保护层450上，积层460具有一介电层461及一线路层465，线路层465是直接形成在晶片410的保护层450上，介电层461覆盖于线路层465上及保护层450上，线路层465通过保护层450的开口452与晶片410内的线路结构体435电性连接，介电层461具有多个开口462、463，暴露出线路层465。其中介电层461的材质比如是聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质或弹性体等，而线路层465比如是由铝层、钛层、钛钨合金层、铜层、镍层、金层、锡层及锡铅合金层等的上述部份材质所组合而成的复合层。
电容元件480比如是由单颗的被动元件制造厂所提供。电容元件480的二电极482、484可以由一焊料483、486直接与暴露于介电层461的开口463外的线路结构体465接合，其中线路层465与焊料486接触的表层的材质是可焊性(solder wettable)材质，比如是铜、金、锡、锡铅合金或是其他能够与焊料486接合的材质，而焊料483、486的材质比如是锡铅合金或是其他无铅焊料，比如是锡银铜合金。然而，本发明并不限于此，亦可以在形成线路层465之后，便利用电镀的方式直接形成焊料486到线路层465上，此时焊料486并不限于要与可焊接性的材质接合，比如焊料486亦可以直接与线路层465的镍层接合。
就制程而言，可以利用表面黏着(Surface Mount)方式将电容元件480接合于晶片410上。当被动元件厂在制作电容元件480时，可以先将焊料483形成于电容元件480的电极482、484上；之后，要在将电容元件480接合到晶片410上时，还要利用印刷或是电镀的方式先将焊料486形成在暴露于介电层461的开口463外的线路层465上，然后再将电容元件480置放到焊料486上，其中电容元件480上的焊料483对准焊料486的位置，接着再通过回焊(reflow)的步骤，使得焊料483、486之间可以接合或融合，如此电容元件480便可以与晶片410稳固接合。
在较佳的情况下，线路层435与焊料486接触的下层的材质必须要具有能够防止焊料486与线路层435之间产生扩散(diffusion)反应的材质，其材质比如是钛、钛钨合金、铬、铜、铬铜合金或镍等。
另外，通过打线制程可以形成多条打线导线490与暴露于介电层461的开口462外的线路层465接合。而就制程而言，可以是先接合电容元件480于积层460上之后，再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件480于积层460上。电容元件480可以通过线路层465与打线导线490电性连接，比如是将电容元件480的二电极482、484分别与线路层465的电源总线466及接地总线467电性连接，而电源总线466与接地总线467可以通过打线导线490分别与外界的电源端或接地端电性连接。
第五实施例
请参照图5，其是依照本发明第五较佳实施例的具有电容元件的晶片结构的剖面示意图。如图5所示，其结构类似第四较佳实施例中具有电容元件的晶片结构，而本实施例与第四较佳实施例的不同处在于，在焊料586与线路层565之间还可以再配置一焊料接合金属588，以增加焊料586与线路层565之间的接合性。一般而言，焊料接合金属588具有一金属扩散阻绝层587，用以防止焊料586的金属原子扩散到线路层565中，金属扩散阻绝层587比如是由钛层、铜层及镍层所构成，其中钛层直接形成在经由介电层561的开口563所暴露出的线路层565上，铜层形成在钛层上，镍层形成在铜层上，而钛层亦可以钛钨合金层或铬层取代。而若是以铬层取代钛层时，还可以形成一铬铜合金层于铬层与铜层之间，以增加铬层与铜层之间的接合性。
如果焊料586是利用印刷的方式形成时，则还必须形成一接合层589到金属扩散阻绝层587上，亦即将接合层589形成到镍层上，其中接合层589必须要由能够与焊料586接合的材质所构成，比如是金层、铜层、锡层、锡铅合金层或是无铅焊料层等，之后便可以利用印刷的方式形成焊料586到接合层589上。另外，如果焊料586是利用电镀的方式形成时，则可以省去接合层589的制作，亦即可以将焊料586直接形成在金属扩散阻绝层587上，即为将焊料586直接形成在镍层上。如此，将焊料586形成到晶片510上之后，便可以利用回焊的方式，使得位在电容元件580上的焊料583与焊料586之间可以稳固地接合或融合。
第六实施例
请参照图6，其是依照本发明第六较佳实施例的具有电容元件的晶片结构的剖面示意图。其中积层660形成在晶片610上，积层660具有一介电层661及一线路层665，线路层665直接形成在晶片610的保护层650上，介电层661覆盖于线路层665上及保护层650上，线路层665通过保护层650的开口654与晶片610内的线路结构体635电性连接，介电层661具有多个开口663，暴露出线路层665。其他详细说明可以参照第四较佳实施例，唯一差异点在于在本实施例中，积层660并未覆盖暴露于保护层650的开口652外欲与打线导线690接合的线路结构体635，使得由打线制程，打线导线690可以直接与暴露于保护层650的开口652外的线路结构体635接合。电容元件680通过焊料、683、686直接接合在积层660上。
通过打线制程可以形成多条打线导线690与暴露于保护层650的开口652外的线路结构体635接合，其中线路结构体635与打线导线690接触的表层的材质比如是铝、铝合金、铜、金或是其他能够和打线导线690接合的金属。而就制程而言，可以是先接合电容元件680于积层680上之后，然后再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件680于积层680上。电容元件680可以通过线路层665及线路结构体635与打线导线690电性连接，比如是将电容元件680的二电极682、684分别与线路层665及线路结构体635的电源总线及接地总线电性连接，而线路结构体635的电源总线与接地总线可以通过打线导线690分别与外界的电源端或接地端电性连接。
第七实施例
请参照图7，其是依照本发明第七较佳实施例的具有电容元件的晶片结构的剖面示意图。如图7所示，其结构类似第六较佳实施例中具有电容元件的晶片结构，而本实施例与第六较佳实施例的不同处在于，在焊料786与线路层765之间还可以再配置一焊料接合金属788，以增加焊料786与线路层765之间的接合性，而焊料接合金属788的结构及材质可以参照第五较佳实施例，在此便不再赘述。
第八实施例
请参照图8，其是依照本发明第八较佳实施例的具有电容元件的晶片结构的剖面示意图。其结构类似第七较佳实施例中具有电容元件的晶片结构，而本实施例与第七较佳实施例的不同处在于，还配置一导线接合金属892在打线导线890与暴露于保护层850的开口852外的线路结构体835之间，以增加打线导线890与晶片810间的接合性。其中详细导线接合金属892的结构与材质可以参照第三较佳实施例，在此便不再赘述。
第九实施例
请参照图9，其是依照本发明第九较佳实施例的具有电容元件的晶片结构的剖面示意图。在保护层950上亦可以是仅形成一线路层965到保护层950上，而不形成介电层到保护层950上，线路层965通过保护层950的开口952与晶片910内的线路结构体935电性连接。电容元件980可以通过焊料983、986直接与线路层965接合，而线路层965比如是由铝层、钛层、钛钨合金层、铜层、镍层、金层、锡层及锡铅合金层等的上述部份材质所组合而成的复合层，其中线路层965与焊料986接触的表层的材质比如是铜、金、锡、镍、锡铅合金、无铅焊料或是其他可以与焊料986接合的金属。其中焊料的材质及形成方法可以参照第四较佳实施例，在此便不再赘述。
在较佳的情况下，线路层935与焊料986接触的下层的材质必须要具有能够防止焊料986与线路层935之间产生扩散(diffusion)反应的材质，其材质比如是钛、钛钨合金、铬、铜、铬铜合金或镍等。
另外，通过打线制程可以形成多条打线导线990与线路层965接合。而就制程而言，可以是先接合电容元件980于线路层965上之后，再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件980于线路层965上。电容元件980可以通过线路层965与打线导线990电性连接，比如是将电容元件980的二电极982、984分别与线路层965的电源总线966及接地总线967电性连接，而电源总线966与接地总线967可以通过打线导线990分别与外界的电源端或接地端电性连接。
第十实施例
请参照图10，其是依照本发明第十较佳实施例的具有电容元件的晶片结构的剖面示意图。其结构类似第九较佳实施例中具有电容元件的晶片结构，而本实施例与第九较佳实施例的不同处在于，在焊料1086与线路层1065之间还可以再配置一焊料接合金属1088，以增加焊料1086与线路结构体1065之间的接合性，其焊料接合金属1088的结构及材质如第五较佳实施例所述，在此便不再赘述。
第十一实施例
请参照图11，其是依照本发明第十一较佳实施例的具有电容元件的晶片结构的剖面示意图。积层1160具有二介电层1161a、1161b及一线路层1165，其中介电层1161b位在保护层1150上，线路层1165位在介电层1161b上，而介电层1161a覆盖线路层1165及介电层1161b。介电层1161b具有多个导通孔1164，介电层1161b的导通孔1164对准保护层1150的开口1152，线路层1165可以经过介电层1161b的导通孔1164及保护层1150的开口1152与暴露在保护层1150的开口1152外的线路结构体1135电性连接。在本实施例中，介电层1161b的导通孔1164可量测的最大宽度大于保护层1150的开口1152可量测的最大宽度，然而在实际应用上，介电层1164的导通孔1164可量测的最大宽度亦可以小于或等于保护层1150的开口1152可量测的最大宽度。而介电层1161a具有多个开口1162、1163，暴露出线路层1165。其中介电层1161及线路层1165的材质可以参照第四较佳实施例的说明。
电容元件1180可以通过焊料1183、1186直接与线路层1165接合，而线路层1165比如是由铝层、钛层、钛钨合金层、铜层、镍层、金层、锡层及锡铅合金层等的上述部份材质所组合而成的复合层，其中线路层1165与焊料1186接触的表层的材质比如是铜、金、锡、锡铅合金或是其他能够与焊料1186接合的材质。
另外，通过打线制程可以形成多条打线导线1190与暴露于介电层1161a的开口1162外的线路层1165接合。而就制程而言，可以是先接合电容元件1180于积层1160上之后，再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件1180于积层1160上。电容元件1180可以通过线路层1165与打线导线1190电性连接，比如是将电容元件1180的二电极1182、1184分别与线路层1165的电源总线1166及接地总线1167电性连接，而电源总线1166与接地总线1167可以通过打线导线1190分别与外界的电源端或接地端电性连接。
第十二实施例
请参照图12，其是依照本发明第十二较佳实施例的具有电容元件的晶片结构的剖面示意图。其结构类似第十一较佳实施例中具有电容元件的晶片结构，而本实施例与第十一较佳实施例的不同处在于，在焊料1286与线路层1265之间还可以再配置一焊料接合金属1288，以增加焊料1286与线路结构体1265之间的接合性，其焊料接合金属1288的结构及材质如第五较佳实施例所述，在此便不再赘述。
第十三实施例
在前述的较佳实施例中，形成在保护层上的积层系以一层线路层为例，然而本发明的应用并不限于此，在保护层上的积层亦可以是具有多层线路层，如图13所示，其是依照本发明第十三较佳实施例的具有电容元件的晶片结构的剖面示意图。积层1360比如具有二线路层1365a、1365b及二介电层1361a、1361b，线路层1365b位在晶片1310的保护层1350上，可以与晶片1310的线路结构体1335连接，介电层1361b覆盖线路层1365b及保护层1350，介电层1361b具有多个导通孔1392，暴露出线路层1365b。而线路层1365a位在介电层1361b上，通过介电层1361b的导通孔1391可以与线路层1365b连接，介电层1361a覆盖线路层1365a及介电层1361b，介电层1361a具有多个开口1362、1363，暴露出线路层1365a。
另外，在焊料1386与线路层1365a之间还可以配置一焊料接合金属1388，以增加焊料1386与线路层1365a之间的接合性，而焊料接合金属1388的结构及材质可以参照第五较佳实施例，在此便不再赘述。电容元件1380可以通过焊料1383、1386及焊料接合金属1388稳固地接合在晶片1310上。
此外，通过打线制程可以形成多条打线导线1390与线路层1365a接合。而就制程而言，可以是先接合电容元件1380于线路层1365a上之后，再进行打线制程；或者，亦可以是先进行打线制程，然后再接合电容元件1380于线路层1365a上。
在本实施例中，位在保护层上的积层的配置是以两层线路层为例，然而本发明的应用并不限于此，亦可以是三层、四层或是其他数目的线路层配置于位在保护层上的积层中。
结论
综上所述，本发明利用焊接方式或表面黏着技术装设电容元件于晶片上，如此由电容元件可以作为外界电源端与电子元件的电源端之间的缓冲。换言之，此电容元件具有去耦合(Decoupling)的功能。因此在一般状态下，电容元件贮存有电荷量，当某一电子元件突然间需要较大的电流，则通过电容元件可以立即地供应电能给该电子元件，并且本发明可以接合上具有高电容量的电容元件于晶片上，故更可以避免电源总线与接地总线之间突然产生大幅度地压降；或是外界突然流入大电流时，由电容元件可以作为缓冲，避免电源总线与接地总线之间突然产生大幅度地压差，而损害到电子元件。
虽然本发明已以较佳实施例描述如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的隔离范围当视权利要求所界定的内容为准。

Claims (27)

1.一种具有电容元件的晶片结构，该晶片结构通过打线制程与复数条打线导线接合，该晶片结构至少包括：
一基底，具有复数个电子元件，配置在该基底的表层；
一积层，位在该基底上，该积层具有一介电结构体及一线路结构体，该线路结构体交错于该积层的该介电结构体中，而该线路结构体与该些电子元件电性连接；
一保护层，配置在该积层上；以及
至少一电容元件，配置在该保护层上，并与该线路结构体电性连接。
2.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该线路结构体具有一电源总线，该电容元件的一电极与该电源总线电性连接。
3.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该线路结构体具有一接地总线，该电容元件的一电极与该接地总线电性连接。
4.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该保护层具有复数个开口，暴露出该线路结构体，而该电容元件经由该些开口及该线路结构体与该些打线导线电性连接。
5.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该线路结构体与该些打线导线接触的表层的材质选自于铝、铝合金、铜及金所组成的族群中的一种材质。
6.如权利要求1所述的具有电容元件的晶片结构，其特征在于，还包括一导线接合金属，而该保护层具有复数个开口，暴露出该线路结构体，该导线接合金属位在通过该保护层的该些开口所暴露出的该线路结构体上，该些打线导线通过该导线接合金属与该线路结构体接合，其中该导线接合金属与该些打线导线接触的表层的材质为金、铝及铝合金其中之一。
7.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该导线接合金属由下列材质所组成：钛钨合金及金。
8.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该保护层具有复数个开口，暴露出该线路结构体，而该电容元件由一焊料与该线路结构体连接。
9.如权利要求1所述的具有电容元件的晶片结构，其特征在于，其中该线路结构体与该焊料接触的表层的材质选自于由铜、金、锡、锡铅合金及无铅焊料所组成的族群中的一种材质。
10.如权利要求1所述的具有电容元件的晶片结构，其特征在于，还包括一焊料接合金属，而该保护层具有复数个开口，暴露出该线路结构体，该焊料接合金属位在通过该保护层的该些开口所暴露出的该线路结构体上，而该电容元件由一焊料与该焊料接合金属接合，其中该焊料接合金属与该焊料接触的表层的材质选自于由金、铜、镍、锡、锡铅合金及无铅焊料所组成的族群中的一种材质。
11.如权利要求1所述的具有电容元件的晶片结构，其特征在于，还包括至少一第一线路层，该第一线路层位在该保护层上，该第一线路层与该线路结构体电性连接，而该电容元件与该第一线路层电性连接。
12.如权利要求11所述的具有电容元件的晶片结构，其特征在于，其中该第一线路层具有一电源总线及一接地总线，该电容元件的一电极与该电源总线电性连接，而该电容元件的另一电极与该接地总线电性连接。
13.如权利要求11所述的具有电容元件的晶片结构，其特征在于，其中该电容元件经由该第一线路层与该些打线导线电性连接。
14.如权利要求11所述的具有电容元件的晶片结构，其特征在于，其中该电容元件由一焊料直接与该第一线路层接合。
15.如权利要求11所述的具有电容元件的晶片结构，其特征在于，其中该第一线路层与该焊料接触的表层的材质选自于由铜、金、锡、镍、锡铅合金及无铅焊料所组成的族群中的一种材质。
16.如权利要求11所述的具有电容元件的晶片结构，其特征在于，还包括一焊料接合金属，位在该第一线路层上，该电容元件由一焊料与该焊料接合金属接合，其中该焊料接合金属与该焊料接触的表层的材质选自于由金、铜、镍、锡、锡铅合金及无铅焊料所组成的族群中的一种材质。
17.一种电容元件形成于晶片上的方法，至少包括：
提供一晶片，该晶片适于与利用打线制程所形成的复数条打线导线电性连接；以及
提供一已预先制作完成的电容元件；
将该已预先制作完成的电容元件接合于该晶片上，并与该晶片电性连接。
18.如权利要求17所述的电容元件形成于晶片上的方法，其特征在于，其中利用焊接的方式将该已预先制作完成的电容元件接合于该晶片上。
19.如权利要求17所述的电容元件形成于晶片上的方法，其特征在于，其中该晶片具有一电源总线及一接地总线，在该已预先制作完成的电容元件接合于该晶片上后，该已预先制作完成的电容元件的一电极与该电源总线电性连接，而该已预先制作完成的电容元件的另一电极与该接地总线电性连接。
20.如权利要求17所述的具有电容元件的晶片结构，其特征在于，其中在将该已预先制作完成的电容元件接合于该晶片上时，先利用印刷方式或电镀方式，形成一焊料于该晶片上，接着通过回焊步骤，使得该电容元件由该焊料与该晶片接合。
21.如权利要求17所述的具有电容元件的晶片结构，其特征在于，其中在提供该已预先制作完成的电容元件时，一焊料已形成在该已预先制作完成的电容元件上，接着再将该已预先制作完成的电容元件接合在该晶片上时，通过回焊步骤，使得该电容元件由该焊料与该晶片接合。
22.如权利要求17所述的具有电容元件的晶片结构，其特征在于，其中在提供该已预先制作完成的电容元件时，一第一焊料已形成在该已预先制作完成的电容元件上，而在将该已预先制作完成的电容元件接合于该晶片上时，还先利用印刷方式或电镀方式，形成一第二焊料于该晶片上，接着通过回焊步骤，使得该电容元件由该第一焊料及该第二焊料与该晶片接合。
23.如权利要求17所述的电容元件形成于晶片上的方法，其特征在于，其中在提供该晶片后，还形成至少一线路层到该保护层上，该线路层与该晶片电性连接，之后再将该已预先制作完成的电容元件接合于该线路层上。
24.如权利要求23所述的电容元件形成于晶片上的方法，其特征在于，其中该线路层具有一电源总线及一接地总线，在将该已预先制作完成的电容元件配置于该线路层上时，将该已预先制作完成的电容元件的一电极与该电源总线电性连接，而将该已预先制作完成的电容元件的另一电极与该接地总线电性连接。
25.如权利要求23所述的具有电容元件的晶片结构，其特征在于，其中在将该已预先制作完成的电容元件接合于该晶片上时，先利用印刷方式或电镀方式，形成一焊料于该线路层上，接着通过回焊步骤，使得该电容元件由该焊料与该线路层接合。
26.如权利要求23所述的具有电容元件的晶片结构，其特征在于，其中在提供该已预先制作完成的电容元件时，一焊料已形成在该已预先制作完成的电容元件上，接着在将该已预先制作完成的电容元件接合在该线路层上时，通过回焊步骤，使得该电容元件由该焊料与该线路层接合。
27.如权利要求23所述的具有电容元件的晶片结构，其特征在于，其中在提供该已预先制作完成的电容元件时，一第一焊料已形成在该已预先制作完成的电容元件上，而在将该已预先制作完成的电容元件接合于该晶片上时，还先利用印刷方式或电镀方式，形成一第二焊料于该线路层上，接着通过回焊步骤，使得该电容元件由该第一焊料及该第二焊料与该线路层接合。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101677100B (zh) * 2008-09-17 2011-09-07 财团法人工业技术研究院 电容元件及其制造方法
WO2018125256A1 (en) * 2016-12-31 2018-07-05 Intel Corporation Decoupling capacitor mounted on an integrated circuit die, and method of manufacturing the same
CN108347822A (zh) * 2018-01-31 2018-07-31 维沃移动通信有限公司 一种电路板、终端设备及电路板的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101677100B (zh) * 2008-09-17 2011-09-07 财团法人工业技术研究院 电容元件及其制造方法
WO2018125256A1 (en) * 2016-12-31 2018-07-05 Intel Corporation Decoupling capacitor mounted on an integrated circuit die, and method of manufacturing the same
US20190312005A1 (en) * 2016-12-31 2019-10-10 Intel Corporation Decoupling capacitor mounted on an integrated circuit die, and method of manufacturing the same
US11562978B2 (en) 2016-12-31 2023-01-24 Intel Corporation Decoupling capacitor mounted on an integrated circuit die, and method of manufacturing the same
CN108347822A (zh) * 2018-01-31 2018-07-31 维沃移动通信有限公司 一种电路板、终端设备及电路板的制造方法

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