CN1701433A - 在半导体器件中形成浅沟槽隔离结构的方法 - Google Patents
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Abstract
一种制造浅沟槽隔离结构(图4)的方法(图3A－3I)，在这种方法中，一垫氧化物层(62)，一中间氮化硅层(64)，一中间氧化物层(60)和顶层氮化硅层(68)依次形成在硅基板(60)上。通过光致掩膜工艺和非等向蚀刻工艺在基板上形成沟槽(70)。一氧化物材料(80)随后沉积在顶层氮化硅层的顶部，同时填充到沟槽中(图3E)，然后去除顶层氮化硅层，并等向蚀刻下面的氧化物层。中间氮化物层作为一自然的蚀刻屏障，可以将氧化物材料制成所需的形状。当中间氮化物层和垫氧化物层依次被去除后，就完成了一浅沟槽隔离结构的制造。
Description
技术领域
本发明涉及集成半导体电路的制造方法。具体地，本发明涉及浅沟槽隔离结构的制造方法。
技术背景
在高密度封装集成电路制造技术中，围绕有源器件制造浅沟槽隔离结构(STI)是防止载板从基板穿透到相邻器件的有效方法。形成STI结构的常用工艺如图1所示。在图1A中，垫氧化物层12和氮化硅层14依次形成在半导体基板10的顶部。在图1B中，通过对覆盖层12、14和半导体基板10的光致成像掩膜工艺以及非等向性蚀刻形成一浅沟槽16。在图1C中，通过热氧化在裸露的硅基板上形成一薄的氧化物衬层18。随后，通过氧化物沉积工艺在沟槽16中填入氧化物材料，接下来的化学机械抛光步骤(CMP)可以使得如图1D所示的结构成为可能。图1E示出了氮化硅层14去除后的结构。氧化腐蚀后形成的隔离结构如图1F所示。
当隔离结构制成后，就可以制造半导体器件，如EEPROM单元。图2示出了制成一半的EEPROM单元。制作EEPROM单元的第一步是在硅基板30上形成一层薄的门电路氧化物层32。随后由CVD沉积而成的多晶硅层34形成用于EEPROM48的浮动门电路。然后形成具有控制门电路功能的氧氮化物(ONO)层36和第二层多晶硅层38。众所周知，在本技术领域中，如果EEPROM单元的耦合率越高，EEPROM单元的编程和擦写效率就越高。耦合率是控制门电路38和浮动门电路48之间的第一电容(未示出)与浮动门电路48和硅基板30之间第二电容(未示出)的比率。因为第一、第二电容串联，所以在其它因素相同的条件下，高的耦合率意味着浮动门电路48和基板30之间的压降越大，电子就能够更便捷地通过门电路氧化物32，从而使得EEPROM单元的编程和擦写更快。
多年来，人们研发出多种方法来改善EEPROM单元的耦合率。两种常用的方法是提高第一电容(控制门电路38与浮动门电路48之间)或者降低第二电容(浮动门电路48和基板30之间)。同样可以理解的是，既可以通过调节电容表面区域也可以通过调节电容表面之间的距离来调节电容。增加耦合率的方法需要增加门电路氧化层32的厚度，同时在部分门电路氧化层中形成较小的通道区域以便于载板的转移。另一种方法是减少门电路氧化物32占据的区域。再一种方法是使氧氮化物层36变薄。还希望通过增加在氧氮化物层36上所占表面区域46来增加第一电容(控制门电路38与浮动门电路48之间)。然而，以现有形成隔离沟槽的方法，如以上所述和图1所示，不可能在不扩大门氧化区域44的同时扩大氧氮化物区域46，因此消除了改善耦合率时操作上的优点。
所以，人们希望有一种隔离沟槽制造方法，允许独立调整门电路氧化物层32所占的区域和氧氮化物层36所占的区域。
现有制造方法的另一个局限在于门电路导体的厚度受到垫氧化层厚度(图1中的12)的限制。这是因为门电路导体的高度一般受到突出的隔离结构的高度(图2中的40)限制，突出的隔离结构的高度40再由氮化硅层(图1中14)和垫氧化物层12的总高度决定。然而，由于氮化硅层14和垫氧化物层12的热膨胀系数系数相差很大，在随后的制造过程中，两层12和14的界面周围会积聚高的应力。这种应力会在基板有效区域引起晶格错位，从而导致漏电和器件失灵。基本原则是，为了防止积聚过高应力，氮化物层14的厚度不应超过垫氧化物层12的10倍。同时，由于一般要求垫氧化物层12非常薄以快速地完成最终氧化物蚀刻并且处于受控状态，所以也限制了氮化物层的厚度。因此，需要一种制造方法，在不增加垫氧化物层12厚度的情况下，仍可以形成较高的隔离结构。
IC块制造商面临的另一个问题是，垫氧化物层12一旦蚀刻完后，有效区域中会露出的基板尖角(图1F中22，图2中42)。因为应力趋于集中在浅沟槽尖角上，露出的尖尖角42在成品器件中会引起连接泄漏，从而导致器件失灵。因此希望有一种隔离结构的制造方法，可以减少尖角的形成和暴露。
发明内容
为了克服上述制造工艺带来的局限性，本发明提供独特的四层工艺来形成隔离沟槽结构。在本发明较佳实施方案中，隔离沟槽制造工艺从在硅基板上形成多层结构开始，这些工序包括形成一层薄的垫氧化物，一层氮化硅，一层厚的硅氧化物和随后形成一层更厚的氮化硅。通过光致成像掩膜工艺和非等向性蚀刻工艺在硅基板中形成沟槽。然后将氧化硅物质沉积并填入到沟槽中。随后蚀刻去顶层氮化硅层，露出氧化物层和填入氧化物材料以呈现突出结构的部分沟槽。利用余下的氮化物层作为自然的蚀刻屏障，等向蚀刻去暴露出的氧化物。氮化物层作为自然的蚀刻屏障时，蚀刻时间能得以延长从而在突出的氧化物结构上形成所需要的外形，通过增加氧氮化物表面区域而提高耦合率。一旦在氧化物结构上形成所需要的外形，用氮化蚀刻去除氮化硅层。短时的氧化蚀刻用来去除余留的薄的垫氧化层，使得突出的隔离结构的顶部区域比底部区域更小，从而能制造高耦合率的EEPROM单元。而且，由于使用多层结构，消除了对突出的隔离结构厚度的约束，因为顶层氮化物层的厚度不再受到对薄的垫氧化物层要求的约束。
附图说明
图1，包括1A-1F，是一系列截面图，示出了现有的浅沟槽隔离结构制造方法的各工序。
图2是一横截面图，示出了根据现有的隔离结构制造工艺所制成一半的不易挥发存储结构的截面图。
图3，包括3A-3I，是一系列截面图，示出了本发明浅沟槽隔离结构的制造工艺一实施例的各工序。
图4是一横截面图，示出了采用根据本发明方法另一实施例所制造的浅沟槽隔离结构。
具体实施方式
参见图3A，根据本发明形成浅沟槽隔离结构的方法从硅基板60表面的热氧化开始，热氧化可以在硅基板60的上部形成一层薄的垫氧化物62。第一层氮化物层64沉积在垫氧化层62的上部，厚度通常在100-500范围之间，垫氧化物层62厚度通常在50-200范围之间，随后是第二层氧化硅层66的沉积，厚度通常在100-300范围之间，以及第二层氮化硅层68，厚度通常在1000-2000范围之间。在一般的工艺中，氮化硅层64和68以及氧化物层66通过低压化学蒸发沉积(LPCVD)形成的。如图3B所示，由形成于第二氮化硅层68上部的掩膜(未示出)首先形成沟槽区域，然后通过非等向蚀刻形成浅沟槽70。图3C示出了以等向方式将沟槽暴露在氧化蚀刻助剂中侧蚀的氧化物层66和62。根据所采用的制造工艺，侧蚀量在30-200范围之间。图3D中，经过热氧化工艺，在露出的硅基板60表面上形成一氧化物衬层76，氧化物衬层的厚度一般在300-600范围之间。图3E中所示的结构通过在第二层氮化物层上沉积一层厚的氧化硅形成(未示出)，例如，以四乙基正硅酸盐(TEOS)为源气体，通过低压化学蒸发沉积工艺(LPCVD)在沟槽80中填入氧化物材料。之后，通过化学机械研磨(CMP)工艺将氧化物层抛光掉，然后在沟槽填入的氧化物材料上进行的致密化处理，余留在沟槽中的氧化物材料与第二层氮化物层基本上一样平。图3F中，所示第二层氮化物层68已被去除，如，通过含五价磷酸热溶液的湿蚀刻法，留下突出的氧化物结构80。参见图3G，等向氧化蚀刻工序，如以具有四乙基正硅酸盐(TEOS)的缓冲氧化蚀刻法，使突出的氧化物结构80变窄的同时暴露第一氮化物层64。如背景技术部分所述，具有较窄顶部的突出氧化物结构可以转化成用于EEPROM的较高耦合率。图3H示出了第一层氮化物层去除后，氧化物结构80的外形，以及裸露出薄的垫氧化物层62。图3I示出了，例如，通过氢氟酸溶液中的缓冲氧化蚀刻(BOE)去除薄的垫氧化层62后，浅沟槽隔离结构的最终形态。
以上描述了形成沟槽结构的工艺过程，现在将介绍各层的功能。就如现有技术方法一样，突出的沟槽结构80的高度主要由顶层氮化硅层68的厚度决定。然而，与现有技术方法不同，这个顶层氮化物层68的厚度不受垫氧化物层62厚度的限制，为了使受最终氧化蚀刻影响最小，垫氧化物层62需要保持较薄的厚度。通过使用本发明所揭示的制造方法，只要下面的氧化物层66较厚并与其有良好关系，这个顶层氮化物层68的厚度可以根据需要制得较厚。结果是，门电路导体的高度可以做的较厚而无需影响垫氧化物层62的厚度。
本发明多层结构的另一个优点来源与第一层氮化硅层64，它可以在第二氧化物层66的等向蚀刻工序中作为自然蚀刻屏障。氮化层64可以使得氧化蚀刻工艺过程中不必关注氧化物层66的厚度。结果是，可以延长氧化蚀刻的时间从而使突出的氧化物结构80的外形更理想。希望浅沟槽隔离结构顶部的形状更小，因为以这种结构形成的EEPROM单元有更好的耦合率。在本发明中，第一层氮化硅层64作为氧化蚀刻的自然屏障，能使可控地形成这样的外形成为现实。如图3I所示，本发明所揭示的隔离沟槽制造方法可以在隔离结构顶部与隔离结构底部之间提供较宽的距离82。
本发明的另一个特点是提出了在非等向沟槽蚀刻之后的氧化侧蚀工序。氧化侧蚀工序的主要目的在于露出硅基板60的尖角(图3C中的74)。在随后工序中形成的氧化物衬层(图3D中的76)，不仅可以保证更好的氧化物填充，而且可以使露出的基板尖角(图3C中的74)的外形变得更凹陷、更圆滑，这样就不会象现有技术方法那样暴露在器件的有效区域中。
在本发明另一个实施例中，第一层氮化物层64制得很薄，因此在氧化侧蚀工序中可以沿着氧化物层进行侧蚀，如图3C所示。为了有较佳的结果，第一层氮化硅层的厚度可以在100-300范围之间。图4示出了这个工艺修改后的结果。第一层氮化物层侧蚀的结果是，隔离结构88底部的侵蚀部分84更深入器件的有效区域，将有效区域的宽度从标注90减少到标注86，从而进一步提高器件的耦合率。
虽然本发明阐述了氮—氧—氮—氧(NONO)多层构造方式，但是在本技术领域中普通技术人员可以易于认识到，氮化物层的功能主要是作为CMP和氧化蚀刻的屏障层。因此，也可以采用与氮化物特性相同的其它材料。
权利要求书
(按照条约第19条的修改)
1.在半导体器件中形成隔离沟槽结构的方法，包括以下工序：
在一硅基板上依次形成一第一层氧化硅层，一第一层掩膜屏障层，一第二层氧化硅层以及一第二层掩膜屏障层；
在所述硅基板上进行非等向蚀刻以形成一沟槽；
在所述沟槽中填入氧化硅材料；
选择性地去除第二层掩膜屏障层，保持所述氧化硅沟槽填充物的完整性，从而形成一突出的氧化物结构；
通过等向蚀刻方法去除所述第二层氧化硅层，从而所述突出的氧化物结构成形以具有顶部比底部窄的一峰状区域；以及
依次去除所述第一层掩膜屏障层和所述第一层氧化硅层。
2.如权利要求1所述的方法，其特征在于，所述第一层和第二层氧化物层都被蚀刻以露出所述硅基板的尖角区域。
3.如权利要求1所述的方法，其特征在于，在非等向沟槽蚀刻工序后，在所述露出的硅基板上形成一氧化物衬层。
4.删除
5.如权利要求3所述的方法，其特征在于，所述第一层掩膜屏障层的厚度在100-500范围内。
6.如权利要求3所述的方法，其特征在于，在氧化侧蚀工序之后，在所述露出的硅基板上形成一氧化物衬层。
7.如权利要求1所述的方法，其特征在于，所述第一层和第二层掩膜屏障层是氮化硅物层。
8.如权利要求7所述的方法，其特征在于，通过低压化学蒸发沉积(LPCVD)沉积形成所述第一层和第二层氮化硅物层。
9.如权利要求7所述的方法，其特征在于，所述第一层氮化硅物层的厚度在100-300范围内。
10.如权利要求1所述的方法，其特征在于，在沟槽填充氧化材料工序之后，所述方法还包括：
在所述氧化物材料上进行致密化处理；以及
通过化学机械抛光法去除第二层掩膜屏障层顶部的氧化物材料。
11.如权利要求1所述的方法，其特征在于，通过硅基板的热氧化而形成所述第一层氧化硅物层。
12.如权利要求1所述的方法，其特征在于，以TEOS为源气体，通过LPCVD将所用的氧化物材料填充在所述沟槽中。
Claims (12)
1.在半导体器件中形成隔离沟槽结构的方法，包括以下工序：
在一硅基板上依次形成一第一层氧化硅层，一第一层掩膜屏障层，一第二层氧化硅层以及一第二层掩膜屏障层；
在所述硅基板上进行非等向蚀刻以形成一沟槽；
在所述沟槽中填入氧化硅材料；
选择性的去除第二层掩膜屏障层，保持所述氧化硅沟槽填充物的完整性，从而形成一突出的氧化物结构；
通过等向蚀刻方法去除所述第二层氧化硅层，从而所述突出的氧化物结构成形以具有顶部比底部窄的一峰状区域；以及
依次去除所述第一层掩膜屏障层和所述第一层氧化硅层。
2.如权利要求1所述的方法，其特征在于，所述第一层和第二层氧化物层都被蚀刻以露出所述硅基板的尖角区域。
3.如权利要求1所述的方法，其特征在于，在非等向沟槽蚀刻工序后，在所述露出的硅基板上形成一氧化物衬层。
4.如权利要求3所述的方法，其特征在于，所述第一层掩膜屏障层的厚度制成为与所述氧化物衬层的厚度近似，这样在氧化侧蚀工序中，可以沿着氧化物层对第一层掩膜屏障层进行侧蚀。
5.如权利要求4所述的方法，其特征在于，所述第一层掩膜屏障层的厚度在100-500范围内。
6.如权利要求4所述的方法，其特征在于，在氧化侧蚀工序之后，在所述露出的硅基板上形成一氧化物衬层。
7.如权利要求1所述的方法，其特征在于，所述第一层和第二层掩膜屏障层是氮化硅物层。
8.如权利要求7所述的方法，其特征在于，通过低压化学蒸发沉积(LPCVD)沉积形成所述第一层和第二层氮化硅物层。
9.如权利要求7所述的方法，其特征在于，所述第一层氮化硅物层的厚度在100-300范围内。
10.如权利要求1所述的方法，其特征在于，在沟槽填充氧化物材料工序之后，所述方法还包括：
在所述氧化物材料上进行致密化处理；以及
通过化学机械抛光法去除第二层掩膜屏障层顶部的氧化物材料。
11.如权利要求1所述的方法，其特征在于，通过硅基板的热氧化而形成所述第一层氧化硅物层。
12.如权利要求1所述的方法，其特征在于，以TEOS为源气体，通过LPCVD将所用的氧化物材料填充在所述沟槽中。
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