CN1697196A - 半导体器件及其制造方法 - Google Patents

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Abstract

在为TFT配备LDD区的情形中，必需单独形成将作为掩模的绝缘膜或设计栅电极层的形状，以便使注入半导体膜的杂质浓度不同；因此，构图步骤的数目必然增加，并且步骤变得复杂。按照本发明一个特征的半导体器件包括半导体层，该半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及具有膜厚度不均匀的单层结构或层叠结构的栅电极层，通过将栅绝缘膜夹在栅电极层与半导体层之间，栅电极层与半导体层发生接触。具体地说，通过采用微滴排放法，能够容易地形成膜厚度不均匀的栅电极层；因此，微滴排放法的便利性得以充分利用。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种有源元件例如在大尺寸的玻璃基片上形成的晶体管、包含有源元件的液晶显示器(此后称作“LCD”)和EL显示器，以及有源元件的制造方法。具体地说，本发明涉及采用微滴排放法(典型的是喷墨法)的薄膜晶体管、液晶显示器和EL显示器，以及这些元件的制造方法。
背景技术
传统地，以与半导体集成电路制造技术相同的方式，通过利用光掩模按照曝光步骤给多种薄膜构图，在玻璃基片上制造所谓的包括薄膜晶体管(此后也称作“TFT”)的有源矩阵驱动液晶显示板。
迄今为止，通过将一个母玻璃基片分成多个液晶显示板，而采用有效完成大批量生产的制造技术。母玻璃基片的尺寸从九十年代初的第一代300mm×400mm增大到2000年的第四代680mm×880mm或730mm×920mm；因此，这种制造技术已经得到发展，从而能够由一个基片获得许多显示板。
当玻璃基片或显示板的尺寸较小时，利用光刻设备能够比较容易地实施构图处理。然而，一旦基片变得较大，通过实施曝光处理就不能同时处理显示板的整个表面。因此，业已开发出这样一种方法或类似方法：即，将涂有光刻胶的区域分成多个区域，在每个预定块区上实施曝光处理，并且通过依次重复该处理而使基片的整个表面曝光(例如，参见对比文件1：日本待审定公开专利H11-326951)。
此外，当形成包括多个TFT、用于有源矩阵LCD或EL显示器的有源矩阵基片时，就采用在源极和/或漏极区端部形成比较低浓度的杂质区(LDD区：轻掺杂漏极区)的技术，以便削弱集中在多个TFT的漏极区端部的电场并抑制所谓的热载流子(热电子或热空穴)效应(例如，参见对比文件2：日本待审定公开专利H10-135468)。
然而，玻璃基片的尺寸进一步增大到第五代的1000mm×1200mm或11000mm×1300mm、第六代的1500mm×1800mm、第七代的2000mm×2200mm，并且在第八代假设2500mm×3000mm或更大的尺寸。利用传统的构图方法难以制造低成本、高产率的显示板。换言之，当通过连续曝光而实施多次曝光时，该过程的时间就延长了并且很难操纵大的基片。
此外，当为TFT提供LDD区时，必需单独形成将成为掩模的绝缘膜或设计出栅电极层的形状，以便使注入半导体膜的杂质具有不同的浓度；因此，必然增加构图的步骤数目，并且步骤变得复杂了。由于步骤的数目增加，因此运行设备的成本和材料的成本自然上升，并且问题是，大量含有重金属、绝缘体等物质的废液需要丢弃。
发明内容
鉴于这些问题，本发明的一个目的是，提供一种半导体器件及其制造方法，这种器件能够用简化的步骤制造，典型的是TFT、包括这种半导体器件的液晶显示器和EL显示器。具体地说，本发明的一个目的是，提供一种在简化的步骤中采用具有LDD区的TFT的半导体器件，以及包括这种半导体器件的液晶显示器和EL显示器。
为了解决上述问题，按照本发明一个特征的半导体器件包括半导体层，所述半导体层包含沟道区、一对杂质区和一对低浓度杂质区；以及栅电极层，所述栅电极层具有单层结构或层叠结构，层的膜厚度是不均匀的，通过将栅绝缘层夹在半导体层与栅电极层之间，而使栅电极层与半导体层发生接触。
所形成的这对低浓度杂质区与膜厚度不均匀的栅电极层的较薄区发生重叠。
此外，为了解决上述问题，一种按照本发明另一个特征的半导体器件的制造方法包括如下步骤：在半导体膜上形成栅绝缘膜，然后在栅绝缘膜上形成具有单层结构或层叠结构、膜厚度不均匀的栅电极层，最后利用栅电极层作为掩模、通过将杂质引入半导体层，而形成一对杂质区和一对低浓度杂质区。
所形成的这对低浓度杂质区与膜厚度不均匀的栅电极层的薄区发生重叠。
而且，为了解决上述问题，一种按照本发明另一个特征的半导体器件的制造方法包括如下步骤：在半导体膜上形成栅绝缘膜，然后在栅绝缘膜上形成栅电极层，通过利用栅电极层烘焙前后的宽度变化，而将不同浓度的杂质元素引入半导体层，最后形成一对杂质区和一对低浓度杂质区。
由于本发明的特征在于包括具有单层结构或层叠结构、膜厚度不均匀的栅电极层，因此利用栅电极层的膜厚度差异能够容易地形成低浓度杂质区。此外，通过一次掺杂一种杂质元素，可同时制造杂质区和低浓度杂质区。因此，半导体器件可容易地形成为具有这样一种结构的TFT：在该结构中，栅电极层和低浓度杂质区是重叠的(Lov结构)。
此外，本发明的特征在于包括具有单层结构或层叠结构、膜厚度不均匀的栅电极层，并且尤其采用微滴排放法可容易地形成这种栅电极层；因此，微滴排放法的便利性得以充分利用。
而且，按照本发明，通过有效采用微滴排放法，可简化步骤、降低材料的成本；并且提供一种高产量和高产率的半导体器件，以及包括这种半导体器件的发光器件(一般是EL显示器)和液晶显示器。具体地说，甚至当玻璃基片的尺寸变得较大例如第六代(1500mm×1800mm)、第七代(2000mm×2200mm)、第八代(2500mm×3000mm)或更大时，也能够高产量、低成本地制造显示板。此外，不必丢弃大量的含有重金属等导电材料的废液；于是，本发明在环保方面也具有显著的优越性。
通过参照附图阅读下面的详细描述，本发明的这些和其它目的、特征及优点将变得更加清晰易懂。
附图说明
图1A-1D是按照本发明某些方面的半导体器件及其制造方法的说明截面图；
图2A-2D是按照本发明某些方面的半导体器件及其制造方法的说明截面图；
图3A-3D是按照本发明某些方面的半导体器件及其制造方法的说明截面图；
图4A-4E是按照本发明某些方面的半导体器件及其制造方法的说明截面图；
图5A-5E是按照本发明某些方面的半导体器件及其制造方法的说明截面图；
图6A-6C前基底(pre-base)处理的说明截面图；
图7A和7B是按照本发明某些方面的发光器件的象素及其电路图的顶视图；
图8A和8B是按照本发明某些方面的发光器件的象素及其电路图的顶视图；
图9A-9C是按照本发明某些方面的发光器件的制造步骤的视图；
图10A-10C是按照本发明某些方面的发光器件的制造步骤的视图；
图11是采用按照本发明某些方面的发光器件的电视接收器的主结构方框图；
图12是按照本发明某些方面的液晶显示器的象素的顶视图；
图13A-13C是按照本发明某些方面的液晶显示器的制造步骤的视图；
图14A-14C是按照本发明某些方面的液晶显示器的制造步骤的视图；
图15A和15B是按照本发明某些方面的液晶显示器的制造步骤的视图；
图16是液晶掺杂方法的说明图；
图17是采用按照本发明某些方面的液晶显示器的电视接收器的主结构方框图；
图18是微滴排放系统的说明图；
图19A和19B是导电粒子的结构说明图；以及
图20A-20C的每个视图都表示出按照本发明某些方面制造的电子器件的一个实例。
具体实施方式
以下参照附图来描述本发明的实施方式。然而，多种方式都可应用于本发明，并且多种变化和修改都是显而易见的，除非这样的变化和修改脱离了本发明的目的和范围。例如，通过将每个实施方式和实施例适当合并，能够完成本发明。
此外，本发明通过有效采用无掩模法例如微滴排放法，而提供了一种所有半导体器件的制造方法、一种液晶显示器的制造方法以及一种EL显示器的制造方法。然而，并不是所有的步骤都要求用无掩模法来实施，但是期望无掩模法包括在至少部分步骤中。因此，此后，甚至当仅用微滴排放法实施步骤时，该微滴排放法也能够用传统构图步骤等技术中所用的其它制造方法来代替。
实施方式1
该实施方式参照图1A-1D和图2A-2D描述了按照本发明的半导体器件结构及其制造方法的一个实施方式。在此处，顶部栅极(topgate)TFT是作为描述该实施方式的一个实例给出的。
首先，半导体层101在基片100上形成(图1A)。半导体层101是由非晶半导体、结晶半导体或半非晶半导体形成的。在任何情形下，可采用含有硅、硅锗(SiGe)等作为主成分的半导体膜。此外，尤其含有硅作为主成分的半非晶半导体被称作SAS(半非晶硅)或微结晶硅。半导体层101是用CVD法、喷溅法等形成的。注意，期望半导体层101的膜厚度在10nm-100nm的范围内。或者是，半导体层101可以用诸如硅晶片之类的基片或SOI基片(SIMOX基片等)形成。
当采用结晶半导体膜时，在用含有催化剂例如镍的溶液处理非晶半导体之后，通过利用500℃-750℃温度下的热结晶步骤、进一步通过在激光结晶之后改善结晶性，而获得结晶半导体膜。此外，通过利用乙硅烷(Si2H6)和氟化锗(GeF4)作为源气体、用LPCVD法(低压CVD)直接形成多晶半导体膜，也可获得结晶半导体膜。Si2H6/GeF4的气流比等于20/0.9，沉积温度设定在400℃-500℃，He和Ar用作输送气体；然而，气流比、沉积温度和输送气体并不限于此。
注意，玻璃基片、石英基片、由氧化铝之类的绝缘材料制成的基片、能够承受后处理过程中的处理温度的耐热塑料基片等都可用作基片100。此时，期望形成氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)(x，y＝1，2...)等材料的基底绝缘膜，以避免杂质等通过基片侧扩散。或者是，也可采用由诸如不锈钢之类的金属制成的基片或其表面具有氧化硅、氮化硅等绝缘膜的半导体基片。
其次，在半导体层101上形成抗蚀层102(图1A)。期望通过将含有抗蚀剂材料的组合物从喷嘴120排出而形成抗蚀层102。然而，可通过用传统的方式构图来形成抗蚀层102。然后，通过利用抗蚀层102作为掩模蚀刻半导体层101，而形成岛形半导体层103(图1B)。氯基气体(典型的是Cl2、BCl3、SiCl4或CCl4)；氟基气体(典型的是CF4、SF6、NF3、CHF3)；或O2用作蚀刻气体，但是并不限于此。注意，蚀刻可采用常压等离子体。
其次，在岛形半导体层103上形成栅绝缘膜104(图1B)。氧化硅(SixOy，例如SiOx)、氮化硅(SixNy，例如Si3Nx)、氧氮化硅(SiOxNy或SiNxOy)、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化镧(La2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、硅酸盐(ZrAlxOy)、铝酸盐(HfAlxOy)等所有绝缘膜都可用作栅绝缘膜。或者是，可采用两层或更多层这些材料层叠的结构。
其次，通过利用喷嘴121、用微滴排放法将含有第一导电材料的组合物排放到栅绝缘膜104上，而形成第一栅电极层105(图1C)。
其次，通过利用喷嘴122、用微滴排放法将含有第二导电材料的组合物排放到第一栅电极层105上，而形成第二栅电极层106(图1D)。在此处，第二栅电极层106的宽度比第一栅电极层105窄(如图1D所示)。或者是，第二栅电极层106的宽度比第一栅电极层105宽，从而第二栅电极层106完全覆盖第一栅电极层105。
在任何情况下，在经由第一栅电极层105掺杂后面将要描述的杂质元素的步骤中，形成低浓度杂质区。
虽然这里采用不同的喷嘴121和122来形成第一和第二栅电极层，但是通过改变排放条件可利用同一个喷嘴来形成第一和第二栅电极层。
对第一和第二栅电极层的厚度并没有特别的限制。然而，当第二栅电极层106的宽度比第一栅电极层105窄时，期望所形成的第一栅电极层105尽可能地薄，以便容易将杂质注入半导体层，而所形成的第二栅电极层106尽可能地厚，以使杂质不能注入沟道区。另一方面，当第二栅电极层106的宽度比第一栅电极层105宽时，期望将上述情形逆转。注意，第一和第二栅电极层可采用层叠结构，以使杂质不能注入沟道区。
注意，微滴排放法是指通过将含有预定导电材料的组合物从小孔中排出而形成预定图案的方法。喷墨法一般是作为这种方法的一个实例给出的；然而，微滴排放法并不限于喷墨法，还可包括分配器法、丝网印刷法、胶版印刷法等。其次，除了导电材料作为组合物之外，可包括能够用微滴排放法排放和形成的所有材料例如半导体材料、有机半导体材料、绝缘材料(包括有机绝缘材料和无机绝缘材料)、有机材料或无机材料。在此处，LCD的取向膜、滤色片和间隔件；以及EL发光元件的发光层、电子传输层、电子注射层、空穴传输层、空穴注射层、滤色片等是作为由有机材料和无机材料制成的典型实例而给出的。其次，含有这些材料中的任一种的组合物可称作墨、微滴或糊(尤其是在包括纳米(nm)级大小的材料时称作纳糊)。
此外，根据导电膜的功能，能够将多种材料选作第一或第二导电材料。一般，可采用以下材料：AgCu、Au、Ni、Pt、Cr、Al、W、Ta、Mo、Zn、Fe、In、Ti、Si、Ge、锡(Sn)、钯(Pd)、铱(Ir)、铑(Rh)、钌(Ru)、铼(Re)、碲(Te)、镉(Cd)、锆(Zr)、钡(Ba)、含锑的铅、氧化锡锑、掺氟的氧化锌、碳、石墨、玻璃化碳黑、锂、铍、钠、镁、钾、钙、钪、锰、锆、镓、铌、钠-钾合金、镁-铜混合物、镁-银混合物、镁-铝混合物、镁-铟混合物、铝-氧化铝混合物、锂-铝混合物等；卤化银的粒子等或可分散的纳米粒子；或用作透明导电膜的的氧化铟锡(ITO)、导电材料ITSO(氧化铟锡硅，其中ITO中含有硅或氧化硅)、氧化锌(ZnO)、掺有镓的氧化锌(GZO)、氧化铟锌(IZO，其中2％-20％的氧化锌与氧化铟混合)、有机铟、有机锡、氮化钛、Al-C-Ni合金等。
当采用铜时，还优选地提供阻挡膜，以便对抗杂质。酯(例如乙酸丁酯或乙酸乙酯)、醇(例如异丙醇或乙醇)、有机溶剂(例如甲乙酮或丙酮)等可用作溶剂。在此处，当采用铜作为布线时，可用微滴排放法形成的含有氮(例如氮化硅、氧氮化硅、氮化铝、氮化钛或氮化钽(TaN))的绝缘或导电物质优选地用于阻挡膜。
虽然在此处第一和第二栅电极层是由不同材料(例如，第一栅电极层是TaN，第二栅电极层是W)形成的，但是第一和第二栅电极层也可由相同的材料形成。此外，材料可根据栅电极层的行宽和长度适当改变。例如，在图1C和1D中，诸如Cu或Al之类的廉价材料可用于面积比较大的区域例如第一栅电极层，而低电阻的Ag可用于第二栅电极层。
优选的是，将用于排放组合物的每个喷嘴的直径设定在0.1μmm-50μm(优选0.6μm-26μm)，而将从每个喷嘴排放的组合物的量设定在0.00001pl-50pl(优选0.0001pl-40pl)。此排放量与喷嘴直径的尺寸成比例地增加。此外，目标与喷嘴出口之间的距离优选地尽可能地近，以便将微滴滴在预期的地方，将该距离优选地设定为约0.1mm-2mm。通过改变施加给压电元件的脉冲电压，还能够控制排放量。期望将这些排放条件设定成能够使每个栅电极层的行宽为10μm或更小。
注意，用于微滴排放法的组合物的粘度优选地为300mPa 或更小。这样避免组合物干燥，并由此使组合物能够从出口平滑地排出。注意，根据所用的溶剂和用法，优选地适当调节组合物的粘度、表面张力等。例如，在溶剂中溶解或分散有ITO、ITSO、有机铟或有机锡的组合物的粘度为5mPa -50mPa 在溶剂中溶解或分散有银的组合物的粘度为5mPa
Figure A20051006720400154
-20mPa 在溶剂中溶解或分散有金的组合物的粘度为10mPa -20mPa
Figure A20051006720400157
虽然导电材料的粒径取决于每个喷嘴的直径和图案的所需形状，但是此粒径优选地尽可能地小，以免喷嘴阻塞并用以制造精确的图案。粒径优选地为0.1μm或更小。组合物用公知方法例如电解法、自动化法或湿式还原法来形成，并且其颗粒尺寸一般为约0.5μm-10μm。当用气体蒸发法形成组合物时，用分散剂保护住的每个纳米级分子极小，大约为7nm。此外，当每个纳米粒子表面用涂料涂布时，溶剂中的纳米粒子彼此不凝聚，并且纳米粒子在室温下均匀地分散在溶剂中，借此表现出类似于含水流体的性能。结果，优选使用涂料。
此外，还可通过排放含有这样粒子的组合物来形成栅电极层：即一种导电材料的周围涂有另一种导电材料。例如，Cu 310周围涂有Ag 311(图19A)的粒子可具有诸如这样的结构：在该结构中，由Ni或NiB(镍硼)制成的缓冲层312位于Cu 310与Ag 311之间。
通常，通过在排放上述组合物之后进行热处理，而形成第一和第二栅电极层。例如，通过在100℃下干燥3分钟、然后在含有氮气和/或氧气的气氛中在200℃-350℃下烘焙15分钟，而形成栅电极层。此热处理可在排放第一导电材料和第二导电材料每一个之后进行，并且可以在排放第一导电材料和第二导电材料之后一次实施。
当用微滴排放法形成栅电极层时，此处描述栅电极层的厚度由于热处理而减小的机理。
当用微滴排放法形成栅电极层时，从喷嘴排出的组合物(微滴)通常是分散或溶解在有机溶剂中、用于形成栅电极层的导电材料，并且含有被称作粘结剂的分散剂或热固性树脂。在此处，分散剂具有将导电粒子均匀分散到溶剂中的作用，粘结剂具有避免在烘焙过程中产生裂缝或不均匀烘焙状态的作用。根据干燥和烘焙步骤，有机溶剂的蒸发、分散剂的降解和除去、以及粘结剂的硬化和收缩都同时进行；因此，导电粒子彼此熔融硬化。在这种情况下，导电粒子从几十纳米生长到几百纳米。生长的粒子彼此靠近，使焊接连成链，从而形成链接金属体。另一方面，几乎所有的残余有机成分(大约80％-90％)都被推到链接金属体的外部。结果，形成含有链接金属体的导电膜(栅电极层)和由有机成分制成、覆盖导电膜表面的层(此后称作“有机层”)。
然后，当在含有氮气和氧气的气氛中烘焙导电糊时，气体中所含的氧气(包括热气氛中所含的作为气氛组分的氧气)就与有机层中所含的碳、氢等反应；因此，可除去有机层。此外，当烘焙气氛中不合有氧气时，通过额外进行氧气等离子体处理等，可除去有机层膜。
以这种方式，通过在含有氮气和/或氧气的气氛中烘焙导电糊或者通过在干燥之后进行氧气等离子体处理，而除去有机层。因此，其中一个栅电极层的膜厚度和宽度减小，而剩余的另一个栅电极层是光滑的、薄的，或者电阻减小的。
由于含有导电材料的组合物中的溶剂是通过低压排放组合物而挥发的，因此其后热处理(干燥或烘焙)的时间缩短了。当气氛中的氧气的组分比例设定在10％-25％时，栅电极层的膜厚度和宽度可有效减小。此外，栅电极层更加是光滑的、薄的，或者电阻减小的。
然后，通过利用第一栅电极层105和第二栅电极层106作为掩模，用离子植入法等将杂质元素109引入岛形半导体层103(图2A)。n-型杂质元素或p-型杂质元素都可用作杂质元素109。例如，磷(P)、砷(As)和锑(Sb)可用作n-型杂质元素，硼(B)可用作p-型杂质元素。
由部分岛形半导体层103形成一对杂质区110，其中通过引入杂质元素109，第一栅电极层105和第二栅电极层106不会彼此重叠。另一方面通过经栅电极层105引入杂质元素109，一对低浓度杂质区111形成在岛形半导体层103仅与第一栅电极层105重叠的部分内。这对杂质区110是源极或漏极区。此外，沟道区112是在这对低浓度杂质区111之间形成的(图2A)。
在此处，低浓度杂质区是在源极或漏极区的端部形成的浓度比较低的杂质区，以便削弱集中在晶体管的源极或漏极区端部的电场并抑制所谓的热载流子(热电子或热空穴)效应。将要注入源极或漏极区(高浓度杂质区)的杂质和将要注入低浓度杂质区的杂质可以相同或不同。LDD(轻掺杂漏极)区是作为低浓度杂质区的实例而给出的。具有所谓的双扩散漏极(DDD)结构的晶体管，所述结构包括比较浅的高浓度区和围绕高浓度区、用来削弱漏极附近电场的低浓度区。上述低浓度杂质区还包括DDD中的低浓度区。
其次，在第二栅电极层106上形成用来保护TFT的帽绝缘膜113(图2B)。可采用与栅绝缘膜104相同的材料；然而，期望采用氮化硅膜或氧氮化硅膜，以免诸如O、C或Na之类的杂质混合。帽绝缘区113不是必需的；然而，为了保护TFT以免杂质混合，期望尽可能地形成此膜。
其次，在基片整个表面上于第二栅电极层106之上形成层间绝缘膜114(当形成帽绝缘膜113时，层间绝缘膜114是在帽绝缘膜113上形成的)(图2B)。可采用耐热有机树脂例如光敏或非光敏有机材料诸如聚酰亚胺、丙烯酸、聚酰胺、抗蚀剂或苯并环丁烯；或硅氧烷(硅氧烷是由通过硅和氧的键合而形成的骨架组成的，其中包括至少含有氢的有机基团(例如烷基或芳烃)、氟、或至少含有氢和氟的有机基团作为组分)。此外，碳黑(CB)可混合到这些材料中。
以下是根据材料形成层间绝缘膜114的方法：旋涂法、浸渍法、喷涂法、微滴排放法(喷墨法、分配器法、丝网印刷法、胶印法等)、刮刀法、辊涂法、幕涂法、刮刀涂布法等。或者是，也可采用通过涂布法获得的SOG膜(例如，包括烷基的SiOx膜)。此外，可采用无机材料，并且在这种情况下，可采用氧化硅、氮化硅、氧氮化硅、含有碳(DLC(例如金刚石型碳)或氮化碳(CN))的膜、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)的膜、氧化铝膜等。等离子体CVD法、低压CVD(LPCVD)法、大气压等离子体CVD法等可用作形成层间绝缘膜114的方法。注意，可通过层叠这些绝缘膜来形成层间绝缘膜114。
其次，利用通过构图形成的抗蚀层(图2C)，通过蚀刻层间绝缘膜114、帽绝缘膜113和栅绝缘膜104，而形成接触孔115。在此处，采用等离子体蚀刻，并将氯基气体(Cl2、BCl3、SiCl4或CCl4)；氟基气体(CF4、SF6、NF3、CHF3)；或O2用作蚀刻气体，但并不限于此。注意，蚀刻可采用大气压等离子体。
注意，通过微滴排放法有选择地形成层间绝缘膜114，以便留有用于形成接触孔的区域，而无需在基片的整个表面上形成层间绝缘膜114。因此，有效的是，在用于形成接触孔的区域上提前形成抗液有机膜例如FAS(氟烷基硅烷)。
其次，通过用微滴排放法将第三导电材料从喷嘴123排放到接触孔115中，而形成源电极116和漏电极117(图2D)。选择与第一和第二导电材料相同的材料，用作第三导电材料。
通过上述步骤，完成具有低浓度杂质区的LDD结构的所谓顶部栅极TFT。
如上所述，按照本发明的半导体器件包括半导体层，此半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及多个宽度不同的栅电极层，通过将栅绝缘膜夹在栅电极层与半导体层之间，而使得栅电极层与半导体层发生接触，其中这对低浓度杂质区与多个栅电极层中膜厚度减小的一部分重叠。
此外，一种按照本发明的半导体器件的制造方法包括如下步骤：在半导体层之上形成栅绝缘膜；在栅绝缘膜之上形成宽度不同的多个栅电极层；通过利用多个栅电极层作为掩模将杂质引入半导体层，而形成一对杂质区和一对低浓度杂质区，其中这对低浓度杂质区与多个栅电极层中膜厚度减小的一部分重叠。
按照本发明，栅电极层是由宽度不同的至少两个层(在此处为第一和第二栅电极层)形成的，并且低浓度杂质区与由至少两层形成的栅电极层的更宽一层重叠。因此，通过尤其是采用微滴排放法，能够容易地形成由至少两层形成的栅电极层；这样，微滴排放法的便利性得以充分利用。此外，通过用由至少两层形成的栅电极层作为掩模而引入杂质元素，能够容易地形成一对杂质区和一对低浓度杂质区。
注意，通过给出顶部栅极TFT作为实例，而在该实施方式中描述半导体器件；然而，本发明的应用并不限于此。例如，本发明还可应用于具有以下结构的双栅TFT：在该结构中，通过将栅绝缘膜夹在栅电极层与半导体层之间，而将另一个栅电极层配置在半导体层的下部。
实施方式2
该实施方式参照图3A-3D描述了按照本发明的半导体器件结构及其制造方法的一个实施方式。在此处，顶部栅极TFT是作为用来描述该实施方式的一个实例而给出的。以与实施方式1相同的方式，来执行一直到形成栅绝缘膜104的步骤(图3A)。
通过在形成栅绝缘膜104之后将含有导电材料的组合物从喷嘴121中排出，而形成栅电极层301(图3A)。导电材料可选自于实施方式1中所示的导电材料。此外，栅电极层301通常可在排放组合物之后进行热处理而形成。例如，通过在100℃下干燥3分钟、然后在含有氮气和/或氧气的气氛中于200℃-350℃下烘焙15-30分钟，而形成栅电极层301。
抗蚀层302有选择地在栅电极层301的基本为中心的位置之上形成(图3B)。期望用微滴排放法形成抗蚀层302。根据低浓度杂质区的宽度可决定形成抗蚀层302的地方。然后，通过用抗蚀层302作为掩模来蚀刻栅电极层301，而形成具有锥形侧面的栅电极层303(此后在该实施方式中简单称作“栅电极层303””)(图3B)。
利用栅电极层303和抗蚀层302作为掩模，通过离子植入法等将杂质元素109引入(掺入)岛形半导体层103(图3C)。例如，磷(P)、砷(As)或锑(Sb)可用作n-型杂质元素中的杂质元素109，而硼(B)可用作p-型杂质元素中的杂质元素109。
通过引入杂质元素109，由岛形半导体层103的、不与栅电极层303叠加的部分形成一对杂质区110。另一方面，通过经侧面引入杂质元素109，由岛形半导体层103的、与栅电极层303的锥形侧面叠加的部分形成一对低浓度杂质区111。这对杂质区110将成为源极区或漏极区。此外，沟道区112将在这对低浓度杂质区11 1之间形成(图3C)。
注意，掺杂也可以在除去抗蚀层302之后进行。在这种情况下，希望留下抗蚀层302来实施掺杂，以便使杂质元素不引入沟道区112。
在除去抗蚀层302或留下抗蚀层302之后，以与实施方式1相同的方式，在栅电极层303之上形成用于保护TFT的帽绝缘膜113和层间绝缘膜114(图3D)。然后，通过蚀刻层间绝缘膜114、帽绝缘膜113和栅绝缘膜104而形成接触孔，通过用微滴排放法将导电材料从喷嘴123排放到接触孔内而形成源电极116和漏电极117(图3D)。可选择与栅电极层相同的导电材料。
通过上述步骤，完成具有低浓度杂质区的LDD结构的所谓顶部栅极TFT。
如上所述，按照本发明的半导体器件包括半导体层，此半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及锥形栅电极层，通过将栅绝缘膜夹在栅电极层与半导体层之间，而使得栅电极层与半导体层发生接触，其中这对低浓度杂质区与栅电极层的锥形部分重叠。
此外，一种按照本发明的半导体器件的制造方法包括如下步骤：在半导体层之上形成栅绝缘膜；在栅绝缘膜之上形成栅电极层；通过用在栅电极层之上形成的绝缘体作为掩模而进行蚀刻，从而使部分栅电极层成为锥形；通过用锥形栅电极层作为掩模将杂质引入半导体层，而形成一对杂质区和一对低浓度杂质区，其中这对低浓度杂质区与栅电极层的锥形部分重叠。
按照本发明，栅电极层具有锥形侧面，而一对低浓度杂质区与栅电极层的锥形侧面重叠。因此，通过尤其是采用微滴排放法，能够容易地形成锥形栅电极层；这样，微滴排放法的便利性得以充分利用。此外，通过用锥形栅电极层作为掩模而引入杂质元素，能够容易地形成一对杂质区和一对低浓度杂质区。
注意，通过给出顶部栅极TFT作为实例，而在该实施方式中描述半导体器件；然而，本发明的应用并不限于此。例如，本发明还可应用于双栅TFT。为了获得锥形，利用如上所述的微滴排放法有选择地形成栅电极层，然后用绝缘体(例如抗蚀层)覆盖栅电极层，以便在两侧蚀刻成锥形。或者是，通过将含有用于形成栅电极层的导电材料的组合物从喷嘴中以不同的排放量排放若干次，可以相控方式形成锥形。
实施方式3
该实施方式参照图4A-4E描述了按照本发明的半导体器件结构及其制造方法的一个实施方式。在此处，顶部栅极TFT是作为用来描述该实施方式的一个实例而给出的。以与实施方式1和实施方式2相同的方式，来执行一直到形成组合物的步骤，所述组合物含有通过微滴排放法形成栅电极层的导电材料。
在形成含有导电材料的组合物之后，进行干燥处理，并固化组合物，从而形成栅电极层400(图4A)。诸如，干燥处理是在100℃的条件下实施3分钟。
在栅电极层400的基本为中心的位置有选择地形成耐热绝缘体401(此后在该实施方式中简称为“绝缘体401”)(图4B)。希望用微滴排放法形成绝缘体401。根据低浓度杂质区的宽度可决定形成绝缘体401的地方。
一般，耐热树脂例如硅氧烷可用作耐热绝缘体401的材料。然而，绝缘体401的材料并不限于此，只要其具有耐热性或吸热性即可。
然后，对部分覆盖有绝缘体401的栅电极层400进行热处理。例如，在含有氮气和/或氧气的气氛中于200℃-350℃下烘焙15-30分钟。
按照上述的热处理，膜厚度在栅电极层400的、不形成绝缘体401的区域减小。机理如实施方式1中所述。当热气氛中不包含氧气时或者当留下一层有机成分(有机层)时，此有机层可用氧气等离子体处理等方法除去。
另一方面，膜厚度在栅电极层400的、用绝缘体401覆盖的区域不减小，这是因为此区域在热处理过程中被绝缘体401保护着。
以这种方式，热处理应用到用绝缘体401部分覆盖的栅电极层400上，从而形成栅电极层402(此后在该实施方式中，简称为“栅电极层402”)。栅电极层402的膜厚度在用绝缘体401覆盖的区域和不用其覆盖的区域都是不均匀的(图4C)。基本上，栅电极层402是由单层形成的；然而，在栅电极层400是由多层形成的情形中，栅电极层402的层结构并不限于单层。
由于以上的热处理还导致整个栅电极层402的宽度减小，因此期望考虑到该减小在进行热处理之前，控制栅电极层400的排放条件。
以这种方式，栅电极层400用绝缘体401覆盖，以便在含有氮气和/或氧气的气氛中进行烘焙，或干燥，其后通过用氧气等离子体进行处理而除去表面部分上的有机层。因此，栅电极层的所需区域的膜厚度和宽度都能够减小，而剩余栅电极层是光滑的、薄的且电阻减小。尤其是当将气氛中氧气的组分比例设定为10％-25％时，栅电极的膜厚度和宽度可有效减小；因此，栅电极层进一步光滑、薄且电子减小。
然后，利用栅电极层402和绝缘体401作为掩模，通过离子植入法等将杂质元素109引入(掺入)岛形半导体层103(图4D)。例如，磷(P)、砷(As)或锑(Sb)可用作n-型杂质元素中的杂质元素109，而硼(B)可用作p-型杂质元素中的杂质元素109。
通过引入杂质元素109，由岛形半导体层103的、不与栅电极层402叠加的部分形成一对杂质区110。另一方面，通过经这部分引入杂质元素109，由岛形半导体层103的、与栅电极层402较薄部分叠加的部分形成一对低浓度杂质区111。这对杂质区110是源极区或漏极区。此外，沟道区112在这对低浓度杂质区111之间形成(图4D)。
注意，掺杂也可以在除去绝缘体401之后进行。然而，希望留下绝缘体401来实施掺杂，以便使杂质元素不引入沟道区112。
在除去绝缘体401或留下绝缘体401之后，以与实施方式1相同的方式，在栅电极层402之上形成用于保护TFT的帽绝缘膜113和层间绝缘膜114(图4E)。然后，通过蚀刻层间绝缘膜114、帽绝缘膜113和栅绝缘膜104而形成接触孔，通过用微滴排放法将导电材料从喷嘴123排放到接触孔内而形成源电极116和漏电极117(图4E)。可选择与栅电极层相同的导电材料。
通过上述步骤，完成具有低浓度杂质区的LDD结构的所谓顶部栅极TFT。
如上所述，按照本发明的半导体器件包括半导体层，此半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及由单层形成的栅电极层，该层的膜厚度是不均匀的，且通过将栅绝缘膜夹在栅电极层与半导体层之间，而使得栅电极层与半导体层发生接触，其中这对低浓度杂质区与栅电极层的较薄部分重叠。
如上所述，一种按照本发明的半导体器件的制造方法包括如下步骤：在半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极层；在栅电极层上形成耐热绝缘体；通过在含有氧气和氮气的气氛中加热栅电极层，通过减小栅电极的不形成绝缘体的膜厚度部分，而形成膜厚度不均匀的栅电极层；以及通过用栅电极层作为掩模将杂质引入半导体层，而形成一对杂质区和一对低浓度杂质区，其中这对低浓度杂质区与栅电极层的较薄部分重叠。
按照本发明，栅电极层是由膜厚度不均匀的单层形成的，而一对低浓度杂质区与栅电极层的较薄部分重叠。因此，通过尤其是采用微滴排放法，能够容易地形成栅电极层；这样，微滴排放法的便利性得以充分利用。具体地说，通过对含有导电材料的组合物进行部分热处理，可形成膜厚度不均匀的、由单层或多层构成的栅电极层，所述组合物是用微滴排放法排放的。按照本发明，经由较薄部分用膜厚度不均匀的栅电极层引入杂质元素，从而能够容易地形成一对低浓度杂质区。
注意，通过给出顶部栅极TFT作为实例，而在该实施方式中描述半导体器件；然而，本发明的应用并不限于此。例如，本发明还可应用于双栅TFT。
实施方式4
该实施方式参照图5A-5E描述了按照本发明的半导体器件结构及其制造方法的一个实施方式。在此处，顶部栅极TFT是作为用来描述该实施方式的一个实例而给出的。以与实施方式1和实施方式2相同的方式，来执行一直到形成组合物的步骤，所述组合物含有通过微滴排放法形成栅电极层的导电材料。
在形成含有导电材料的组合物之后，进行干燥处理或将组合物置于室温下，组合物固化，从而形成栅电极层400(图4A)。在干燥处理时，诸如，是在100℃的条件下实施3分钟。注意，栅电极层400既可是单层的也可是多层的。
然后，利用栅电极层400作为掩模，通过离子植入法等将杂质元素109引入(掺入)岛形半导体层103(图5B)。例如，，磷(P)、砷(As)和锑(Sb)可用于n-型杂质元素中，而硼(B)可用于p-型杂质元素中。
通过引入杂质元素109，在岛形半导体层103的、不与栅电极层400叠加的部分形成一对杂质区110(图5B)。这对杂质区110是源极区或漏极区。
然后，对栅电极层400进行热处理。例如，在含有氮气和/或氧气的气氛中于200℃-350℃下烘焙15-30分钟，作为热处理的实施。根据这种热处理，形成作为宽度和膜厚度都减小的栅电极层400的栅电极层500(此后在该实施方式中，简称作“栅电极层500”)(图5C)。栅电极层400的宽度和膜厚度都减小的机理如实施方式1中所述。通过进行氧气等离子体处理等，而在含有氮气和/或氧气的气氛中烘焙热处理过程中产生的有机层501，从而可获得栅电极层500。
以这种方式，栅电极层400在含有氮气和/或氧气的气氛中进行烘焙，或干燥，其后通过用氧气等离子体进行处理而除去表面部分上的有机层。因此，栅电极层的所需区域的膜厚度和宽度都能够减小，而剩余栅电极层是光滑的、薄的且电阻减小。尤其是当将气氛中氧气的组分比例设定为10％-25％时，栅电极的膜厚度和宽度可有效减小；因此，栅电极层进一步光滑、薄且电阻减小。
例如，当通过排放Ag糊而形成栅电极且在氮气气氛中于230℃下将其烘焙1小时时，由该试验已经证实：通过在混有组分比为25％的氧气的氮气气氛中于230℃下进一步烘焙栅电极1小时，栅电极层的约1100nm的膜厚度减小到约700nm的膜厚度。减小的比例大约为63％。与膜厚度不同，行宽没有减小；然而，在第二次烘焙中行宽减小。根据第二次烘焙，电阻减小到60μ□ -70μ□ 因此，通过在第一次烘焙之后掺杂高浓度的杂质，以及通过在第二次烘焙之后利用栅电极层的行宽和膜厚度的减小而进一步掺杂低浓度的杂质，可形成低浓度杂质区。此结果还可应用到实施方式3中。
然后，利用栅电极层500作为掩模，通过离子植入法等将低浓度杂质元素502引入(掺入)岛形半导体层103(图5D)。例如，磷(P)、砷(As)或锑(Sb)可用作n-型杂质元素中的杂质元素502，而硼(B)可用作p-型杂质元素中的杂质元素502。
通过引入杂质元素502，由岛形半导体层103的、与栅电极层500不叠加的部分形成一对低浓度杂质区111(图5D)。沟道区112在这对低浓度杂质区111之间形成。
由于低浓度杂质区111的宽度取决于热处理所减小的栅电极层400的宽度，因此，可按照低浓度杂质区111的所需宽度来适当调整热处理的上述条件。
然后，以与实施方式1相同的方式，在栅电极层500之上形成用于保护TFT的帽绝缘膜113和层间绝缘膜114(图5E)。此后，通过蚀刻层间绝缘膜114、帽绝缘膜113和栅绝缘膜104而形成接触孔，然后通过用微滴排放法将导电材料从喷嘴123排放到接触孔内而形成源电极116和漏电极117(图5E)。可选择与栅电极层相同的导电材料。
通过上述步骤，完成具有低浓度杂质区的LDD结构的所谓顶部栅极TFT。
如上所述，一种按照本发明的半导体器件的制造方法包括如下步骤：在半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极层；利用栅电极层作为掩模，通过将杂质引入半导体层而形成一对杂质区；通过在含有氧气和氮气的气氛中加热栅电极层，而减小栅电极的膜厚度和宽度；以及利用膜厚度和宽度都减小的栅电极层作为掩模，通过将低浓度的杂质引入半导体层，而形成一对低浓度杂质区。
按照本发明，通过对含有用于形成栅电极层的导电材料的组合物进行热处理，可减小栅电极层的宽度和膜厚度。通过用栅电极层作为掩模，这用来在热处理前后引入不同浓度的杂质元素。因此，以简单的步骤在半导体层中形成源极和/或漏极区以及一对低浓度杂质区。通过尤其是采用微滴排放法，可容易地形成栅电极层；这样，微滴排放法的便利性得以充分的利用。
注意，通过给出顶部栅极TFT作为实例，而在该实施方式中描述半导体器件；然而，本发明的应用并不限于此。例如，本发明还可应用于双栅TFT。
实施例1
该实施例参照图6A-6C描述实施前基底处理的情形，尤其是在按照本发明的半导体器件结构及其制造方法中提供与栅电极层底部接触的亲水膜。在此处，顶部栅极TFT是作为用来描述该情形的一个实例给出的。以与上述实施方式相同的方式，在图6A-6C中执行一直到形成栅绝缘膜104的步骤。
图6A表示出在基片的整个表面上或者至少在形成栅电极层的区域内形成导体氧化膜(在此处为TiOx膜130)的情形。一般，还用作光催化剂的二氧化钛优选地用作TiOx(氧化钛)膜。此后，诸如象实施方式1中那样形成栅电极层105和106。
图6B表示出这样的情形：在整个表面上形成导电膜(在此处为Ti膜131)，然后诸如，象实施方式1中那样形成栅电极层105和106，并且通过用这些栅电极层作为掩模，而对Ti膜131进行氧化处理(烘焙或在O2离子植入之后烘焙)，借此在栅电极层的周围形成TiOx膜130。在形成1nm-5nm的Ti膜之后，诸如，通过在230℃下烘焙Ti膜，来实施氧化处理。通过实施氧化处理能够避免栅电极层之间的短路。
图6C表示出这样的情形：在整个表面上形成Ti膜131，然后诸如，象实施方式1中那样形成栅电极层105和106，并且通过用栅电极层105作为掩模，而对Ti膜131的暴露部分进行蚀刻。因此，能够避免栅电极层之间的短路。
此外，除了Ti之外还可采用以下物质：所谓的3d过渡元素例如Sc(钪)、V(钒)、Cr(铬)、Mn(锰)、Fe(铁)、Co(钴)、Ni(镍)、Cu(铜)或Zn(锌)；W(钨)、Al(铝)、Ta(钽)、Zr(锆)、Hf(铪)、Ir(铟)、Nb(铌)、Pd(钯)或Pt(铂)；以及这些元素的氧化物、氮化物或氧氮化物。当这些金属在基片的整个表面上直接形成时，不形成栅电极层的那部分Ti膜需要通过氧化、氮化或氮氧化而除去或绝缘(如图6B和6C)。
注意，已知，氧化钛也可作为光催化物；然而，也可形成诸如以下这些光催化物：钛酸锶(SrTiO3)、硒化镉(CdSe)、钽酸钾(KTaO3)、硫化镉(CdS)、氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化铁(Fe2O3)或氧化钨(WO3)。此外，可形成聚酰亚胺、丙烯酸或耐热树脂例如硅氧烷来替代含有这些金属作为主成分的材料，或者可实施等离子体处理(优选的是大气压等离子体)。
对上述导电膜及其氧化物、氮化物和氮氧化物的制造方法没有具体限定。利用微滴排放法或喷雾法，导电膜；及其氧化物、氮化物和氮氧化物可以完全或有选择地直接形成在基片上。通过形成亲水膜例如TiOx膜130或Ti膜131，也能够增强栅绝缘膜104与随后将要形成的栅电极层之间的粘接。注意，该实施例可与其它实施方式或实施例任意合并。
实施例2
该实施例描述了用SAS(半非晶形硅)作为按照本发明的半导体器件结构及其制造方法中的半导体层101(或岛形半导体层103)的情形。
通过对硅化物气体进行辉光放电分解，能够获得SAS。典型的硅化物气体为SiH4，除此之外，还可使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。通过采用用氢气或氢气和一种或多种稀有气体元素(氦、氩、氪和氖)稀释的这种硅化物气体，可容易地形成SAS。优选的是，以10倍-1000倍的稀释比率来稀释硅化物气体。当然，通过生长放电分解将要形成的膜的反应在低压下进行，并且该压力可以在大约0.1Pa-133Pa的范围内。1MHz-120MHz、优选13MHz-60MHz的高频功率可作为用于形成生长放电的功率来提供。300℃或更低的温度作为基片的加热温度是优选的，且推荐使用100℃-200℃的温度。
此外，通过将气态碳化物(例如CH4或C2H6)或锗气(例如GeH4或GeF4)混合到硅化物气体中，能量带宽可调整到1.5eV-2.4eV或0.9eV-1.1eV的范围内。
此外，没有故意加入控制价电子的杂质元素时，SAS就表现出n-型的低导电性。原因是氧气可能包含在半导体膜中，相比在形成非晶形半导体时，本实施例能够完成较高功率的生长放电。于是，通过与该沉积同时或在该沉积之后，将赋予p-型导电性的杂质元素加入到提供TFT沟道形成区的第一半导体膜中，可控制阈值。赋予p-性导电性的杂质元素一般为硼，且1ppm-1000pppm比例的杂质气体例如B2H6或BF3可包含在硅化物气体中。例如，当硼用作赋予p-型导电性的杂质元素时，硼的浓度可以在1×1014-6×1016个原子/cm3的范围内。通过用上述的SAS形成沟道形成区，可获得1cm2/V -10cm2/V
Figure A20051006720400282
的电场效应迁移率。注意，该实施例可与其它实施方式或实施例任意合并。
实施例3
该实施例主要参照图7A和7B、图8A和8B、图9A-9C和图10A-10C描述按照本发明的有源矩阵EL发光器件的制造方法。
在EL发光器件中，为象素区提供的开关TFT中的ON电流的波动，在用薄膜晶体管(TFT)驱动由含有有机化合物或无机化合物的层形成的发光元件(一般为采用电致发光(EL)的发光元件)时得以抑制。因此，EL发光器件通常至少具有配备驱动TFT的双晶体管结构(如图7A和7B所示)。
在此处，上述发光元件是采用以下情形中的发光现象的元件。含有载流子迁移率不同的有机化合物或无机化合物的若干层层叠在一对电极之间。因此，空穴从一个电极注射，电子从另一个电极注射，从一个电极注射的空穴和从另一个电极注射的电子一起激发发光中心，从而使发光中心返回到基态。
注意，图7B表示出依次层叠的发光元件的电路图。依次层叠的发光元件此处是指驱动TFT 213的象素电极用作空穴注射电极(阳极)的情形。注意，图8B表示出反向层叠的发光元件的电路图。反向层叠的发光元件此处是指驱动TFT 213的象素电极用作电子注射电极(阴极)的情形。
此外，图7B中的参考数字212代表开关TFT，其控制流向象素的电流的ON/OFF。在此处，象从图7A中所看到的那样，开关TFT 212的漏极布线225(或源极布线)与其结构中的驱动TFT 213的栅电极层226相连，而栅电极层226和漏极布线225通过接触孔115彼此电连接，因为这二者之间具有栅绝缘膜。注意，上述的参考数字与图8A和8B中所用的一样。此外，参考数字227每个都代表图7A和7B以及图8A和8B中的电容部分；然而，将要形成电容部分的区域并不限于该区域。注意，图7A和7B以及图8A和8B中的参考数字对应于图9A-9C以及图10A-10C中的参考数字。
参照图9A-9C和图10A-10C来描述按照本发明的发光器件及其制造方法。图9A-9C表示出沿图7A或图8A中的X-Y线所作的剖面结构。注意，电容部分227在图9A-9C和图10A-10C中省略掉了。该实施例描述了采用TFT的有源矩阵EL发光器件，该TFT具有实施方式2中的锥形栅电极层。然而，栅电极层的结构并不限于此，其它实施方式或实施例也可替代或合并。
首先，基底绝缘膜118在基片100上形成。在此处，采用SiNO和SiON的层叠结构(图9A)；然而，材料和结构并不限于此。材料可选自于和上述的栅绝缘膜相同的材料。
然后，以与上述实施方式或实施例相同的方式，在基底绝缘膜118上形成岛形半导体层103和栅绝缘膜104(图9A)。
而且，以实施方式2中所示的方式，利用抗蚀层302进行蚀刻，从而形成岛形栅电极层303(图9A)。在此处，由于象素部分215中的驱动TFT 213的栅电极层226与开关TFT 212相连，因此栅电极层226在开关TFT 212的方向上延伸(参见图7A或图8A)。因此，用图9A中的参考数字226表示的栅电极层一般是由单层形成的。注意，对于栅电极层226来说，仅仅在引入杂质元素的区域具有锥形就足够了。此外，上述的栅电极层可具有层叠结构。
然后，抗蚀层200在形成有驱动电路部分214中p-沟道TFT 211的部分上形成(期望通过微滴排放法形成抗蚀层200)。此后，通过用栅电极层303和栅电极层225作为掩模，将1015个原子/cm3-1017个原子/cm3数量级的n-型杂质元素201掺入岛形半导体层103。因此，在没有被驱动电路部分214中n-沟道TFT 210以及象素区215中开关TFT 212和驱动TFT 213的栅电极层所覆盖的每个岛形半导体层中，形成将作为源极或漏极区的n-型杂质区202。而且，n-型低浓度杂质区203在与栅电极层的锥形部分叠加的每个区域中形成。此外，沟道区204在n-型低浓度杂质区203与n-型杂质区202之间形成。具体地说，根据随后形成的发光元件224的层叠结构，象素区215中的驱动TFT 213优选选自于n-沟道TFT或p-沟道TFT。
在此处，砷(As)、磷(P)等可用作n-型杂质元素。其后，通过O2灰化等除去抗蚀层200。在这种情况下，当抗蚀层302保留在栅电极层之上时，还同时除去抗蚀层302。
然后，将成为驱动电路部分214中n-沟道TFT 210以及象素部分215中开关TFT 212和驱动TFT 213的区域用抗蚀层205覆盖(期望用微滴排放法形成抗蚀层205)。其后，通过用栅电极层303作为掩模，而将1015个原子/cm3-1017个原子/cm3数量级的p-型杂质元素206掺入p-沟道TFT 211的岛形半导体层。因此，形成将作为p-沟道TFT 211的源极或漏极区的p-型杂质区207。而且，p-型低浓度杂质区208在与栅电极层的锥形部分叠加的区域中形成。此外，沟道区209在p-型杂质区207与p-型低浓度杂质区208之间形成(图9C)。在此处，硼(B)等可用作p-型杂质元素。其后，通过O2灰化等除去抗蚀层205。在这种情况下，当抗蚀层302保留在p-沟道TFT 211的栅电极层之上时，还同时除去抗蚀层302。
注意，通过在实施上述掺杂之后进行热处理，可激活杂质元素。
然后，用等离子体CVD法形成覆盖TFT的帽绝缘膜113(图10A)。氮化硅膜或氧氮化硅膜优选用作帽绝缘膜13；然而，材料并不限于此。此外，形成方法也不限于此。注意，为了避免杂质混合物扩散到TFT上，期望尽可能地形成帽绝缘膜113。
此外，期望形成钝化膜，以免杂质扩散到源极和/或漏极布线上的TFT上，尽管图中没有示出。用氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧氮化铝、氧化铝、金刚石型碳(DLC)、氮化碳(CN)或其它绝缘材料，通过薄膜形成方法例如等离子体CVD法或溅射法，可形成钝化膜。而且，这些材料可层叠。注意，通过用微滴排放法排放含有精细颗粒绝缘材料的组合物，还可形成钝化膜。
然后，实施热处理，以便激活添加到半导体层内的杂质元素。通过在500℃-800℃下于炉内加热含有N2的气氛，来进行此激活。例如，可采用RTA(快速热退火)法。或者是，通过用激光辐射半导体层，可实施激活。在这种情况下，仅从基片的背侧或表面侧进行激光辐射，或者从基片的背侧和表面侧两侧进行激光辐射。注意，在简化步骤的情形中激活处理可跳过。
其后，通过用等离子体CVD法形成包括含有氢的氮化硅膜或氮氧化硅膜的绝缘膜、从绝缘膜中排放氢、并实施热处理以便氢化半导体层，可在端部形成硅的悬挂键。可利用清洁的烤箱，在350℃-450℃(优选410℃)下于含有N2的气氛中实施热处理。注意，另一种含有氢和硅的绝缘膜可用作绝缘膜，并且与等离子体CVD法等效的方法还可用作形成绝缘膜的方法。
然后，层间绝缘膜114在帽绝缘膜113上形成。在此处，基片的整个表面通过旋涂法都用含有聚酰亚胺的溶液涂布；然而，材料和方法并不限于此。例如，除了聚酰亚胺基树脂以外，还可采用丙烯酸基树脂；聚酰胺基树脂；由硅、氧和氢形成的化合物中的并且包括Si-O-Si键的无机硅氧烷基绝缘膜；在与硅键合的氢由有机基团例如甲基或苯基取代的化合物中的有机硅氧烷基绝缘膜。此外，利用微滴排放法还可形成层间绝缘膜114。
通过有选择地除去层间绝缘膜114、帽绝缘膜113和栅绝缘膜104，而形成接触孔。当对所形成的绝缘膜进行氢处理时，此绝缘膜也被除去。在可用来形成接触孔的常规方法中，在将抗蚀剂涂布到基片的整个表面上之后实施预烘焙、在曝光和显影过程之后形成掩模图案、以及通过蚀刻掩模图案形成接触孔。然而，从降低成本和简化步骤的观点考虑，通过用微滴排放法选择性排放抗蚀剂而形成掩模图案的方法是所需的。
象素电极216在形成接触孔之后形成(图10B)。象素电极216可用微滴排放法形成，或者可通过构图步骤形成。注意，象素电极216可在形成接触孔之前形成。
然后，经由接触孔形成与每个TFT的源极和/或漏极区相连的布线217和228等(图10B)。在此处，布线217是将开关TFT 212的源极或漏极区连接到驱动TFT 213的栅电极层上的布线。另一方面，布线228是将驱动TFT 213的源极或漏极区连接到象素电极216上的布线。期望通过排放含有导电材料的组合物来形成这些布线。金属例如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr或Ba；Al-C-Ni合金；卤化银的精细颗粒等；可分散的纳米粒子等可用作导电材料。
注意，所形成的这些布线可具有多层结构。例如，通过层叠膜厚度为50nm-20nm的Ti膜、膜厚度为250nm-400m的Al膜或Al-Si合金膜、以及膜厚度为50nm-200nm的Ti膜，而形成布线。在三层结构的情形中，包括50％或更小组分比例的氮的TiN或氮化钛(在本说明书中，包括50％或更小组分比例的氮的氮化钛被称作Ti(N))可取代Ti，或者可采用新近层叠TiN或Ti(N)的结构。此外，由于Al析出(hillock)是在150℃-200℃的温度下产生的，因此期望Al膜含有Si。在以这种方式具体采用AL的情形中，当Ai直接接触ITO时就出现腐蚀问题。然而，通过将Ti(或TiN)夹在Al与ITO之间可解决这个问题。在具体采用Al-C-Ni合金的情形中，优点是，Al-C-Ni合金能够直接与ITO接触，而无需将Ti等夹在这二者之间。
通过上述步骤，完成有源矩阵基片的制造，所述基片包括驱动电路部分214和象素部分215，驱动电路部分214包含CMOS结构，具有n-沟道TFT 210和p-沟道TFT 211，象素部分215具有开关TFT212、驱动TFT 213和电容部分(图10C)。注意，按照本发明的半导体器件用于该实施例中的驱动电路部分和象素部分；然而，半导体器件可用于它们中的之上一个。
而且，通过微滴排放法，用有机树脂膜或无机树脂膜形成的分隔物(也称作筑堤、堤等)218有选择地形成在象素电极216上。期望耐热树脂(例如硅氧烷)或树脂(例如聚酰亚胺或丙烯酸)用于分隔物218。具体地说，利用硅氧烷在高温下实施随后的真空烘焙步骤；这样，可充分除去对EL元件具有副作用的湿度。注意，分隔物218通过有选择地形成而具有开口部分，象素电极216暴露在此开口部分中。注意，通过用抗蚀剂等构图，也可形成分隔物218。
然后，所形成的含有有机化合物219的层(电致发光层)被形成为与分隔物218开口处的象素电极216接触。含有有机化合物219的层可由单层形成，或者可通过层叠多个层而形成。在多个层的情形中，以从半导体元件侧面(象素电极侧面)观察的下列顺序依次层叠元件结构：阳极、空穴注射层、空穴传输层、发光层、电子传输层和阴极；阳极、空穴注射层、发光层、电子传输层和阴极；阳极、空穴注射层、空穴传输层、发光层、电子传输层、电子注射层和阴极；阳极、空穴注射层、空穴传输层、发光层、空穴阻挡层、电子传输层和阴极；阳极、空穴注射层、空穴传输层、发光层、空穴阻挡层、电子传输层、电子注射层和阴极；等等。这就是所谓的顺序层叠结构，在该结构中象素电极216用作阳极(空穴注射电极)。另一方面，从半导体元件侧面(象素电极侧)最先观察的层叠阴极的情形是反向层叠结构，在该结构中象素电极216用作阴极。
所形成的对置电极220覆盖含有有机化合物219的层。根据层叠发光层的方法，对置电极220用作阳极或阴极。通过将含有有机化合物219的层夹在象素电极216与对置电极220之间而形成发光元件224。
然后，形成钝化膜221，以便保护含有有机化合物219的层(具体地说，是发光层)免受潮湿。或者，优选的是，用保护膜(层叠膜、紫外线固化的树脂等)或用极少脱气和具有高气密性的覆盖部件替代钝化膜221进行封装(密封)，或者进一步避免钝化膜221暴露于外部空气中。在本说明书中，层叠膜被定义为基底材料膜和粘合剂树脂膜的层叠膜或两个或更多个膜的层叠膜。聚酯(例如PET或PBT)、聚酰胺(例如尼龙6或尼龙66)、无机蒸发沉积膜或纸优选用作基底材料膜。此外，聚烯烃(PE或PP)、丙烯酸基合成树脂、环氧基合成树脂等可用作粘合剂合成树脂膜。层叠膜通过用层叠设备经热压粘结而与物体层叠。注意，作为层叠步骤的预处理，优选涂布锚定涂布剂；这样，层叠膜和物体能够彼此牢固地粘结在一起。异氰酸酯基材料等优选用作锚定涂布剂。最后，有源矩阵基片通过将绝缘体夹在其间而用密封基片223进行密封。
通过上述步骤，完成EL发光器件(图10C)。EL发光器件根据发光方向被广泛地分成底部发射型、顶部发射型和双发射型。然后，描述在每个类型中也包括象素电极216和对置电极220的发光元件的结构。
在底部发射型的情形中，传输金属例如透明导电材料(诸如ITO、ITSO、ZnO、IZO或GZO)可用作象素电极216(在该情形中为空穴注射电极)的材料。具体在采用ITSO的情形中，通过层叠含有不同浓度氧化硅的ITSO，对发光层的空穴注射效率增强了，而相连接的TFT与象素电极216之间的低电阻得以维持。另一方面，功函数低的Ca、Al、CaF、MgAg、AlLi等可用作作为阴极(电子注射电极)的对置电极220的材料。
在顶部发射型的情形中，通常，通过使底部发射型中的空穴注射电极(象素电极216)和电子注射电极(对置电极220)彼此取代、进一步反向层叠含有有机化合物的层、并反转电流控制TFT的极性，可获得能够将光从发光元件提取到基片的相反侧(上侧)的顶部发射发光器件。例如，反射型金属诸如Al、AlLi等可用作象素电极216，透明导电膜例如ITO、ITSO、ZnO、IZO或GZO可用作对置电极。
在双发射型的情形中，透明导电膜例如ITO、ITSO、ZnO、IZO或GZO象底部发射型的情形中那样，还可用作空穴注射电极(象素电极216)的材料。从发光层传输光的、具有1nm-10nm膜厚度这样薄的铝膜、含有微量Li的铝膜等可用作电子注射电极(对置电极220)。据此，获得能够从发光元件224向上和向下提取光的双发射发光器件。注意，象素电极216和对置电极220的功能可彼此取代。
注意，该实施例可与其它实施方式或实施例任意合并。
实施例4
用包括按照实施例3制造的有源矩阵EL发光器件的EL显示板901，完成EL电视接收器的制作。图11表示出EL电视接收器主结构的方框图。EL电视接收器901在如下情形中可以任何方式形成：显示板的象素部分和扫描线驱动电路903在基片上一体形成(如实施例3中所示)，并且信号线驱动电路902作为驱动器IC还单独安装；仅形成显示板的象素部分，然后用TAB法安装扫描线驱动电路903和信号线驱动电路902；用COG法形成显示板的象素部分和作为其外围的扫描线驱动电路903和信号线驱动电路902；等等。
外部电路的另一种结构包括：放大由调谐器904接收的视频信号的视频信号放大器电路904；将从中输出的视频信号转换成对应于红、绿、蓝每个颜色的彩色信号；将视频信号转换成驱动器IC的输入说明的控制电路907；等等。控制电路907分别将信号输出到扫描线侧和信号线侧。在数字驱动的情形中，信号分配电路908配置在信号线侧，从而具有通过分成m-片而提供输入数字信号的结构。
在从调谐器904接收的信号中，声频信号传输到声频信号发动器电路909，该信号输出是经声频信号处理电路910提供给扬声器913的。控制电路911接收接收站(接收频率)的控制信息或来自输入部分912的声量，并将该信号传输到调谐器904或声频信号处理电路910。
通过将这样的外部电路和EL显示板901合并到外壳内，可完成如图20A所示的电视接收器的制作。当然，本发明并不限于电视接收器，且可应用于具有大尺寸区域的显示介质例如车站、飞机场等的信息显示板，或街上的广告显示板以及个人计算机的监视器。注意，该实施例可与其它实施方式或实施例任意合并。
实施例5
该实施例参照图12、图13A-13C、图14A-14C、图15A和15B、以及图16描述了按照本发明的有源矩阵液晶显示器的制造方法。
图12是液晶显示器的一个象素的顶视图。参考数字212代表开关TFT，其控制象素的电流流动的ON/OFF。在此处，采用多栅结构。参考数字228代表源极或漏极布线(也称作第二布线)；以及233，即电容布线，且电容部分227在电容布线233与象素电极216之间形成。注意，将形成电容部分的区域并不限于该区域。
参照图13A-13C、图14A-14C以及图15A和15B来描述按照本发明的液晶显示器及其制造方法。图13A-13C、图14A-14C以及图15A和15B表示出沿图12的X-Y线所作的剖面结构。该实施例描述了采用实施方式1中所示具有宽度不同的双栅电极层的TFT的有源矩阵EL发光器件；然而，栅电极层的结构并不限于此，其它实施方式或实施例也可替代或合并。
首先，以与实施方式1和实施例3相同的方式，在基片100上形成基底绝缘膜118、岛形半导体层103、栅绝缘膜104、栅电极层230-232(图13A)。然而，在该实施例中仅对象素部分215的开关TFT212采用低浓度杂质区不与栅电极层232叠加的所谓偏移结构(也称作Loff结构)。因此，层叠栅电极层232形成，从而每层的宽度基本上一样。
此外，电容部分227中的电容布线233、与TFT相连的布线234、以及与外部电路(例如FPC)相连的终端部分239中的终端电极235，与栅电极层230-232同时形成(图13A)。然而，这些元件(布线和电极)也可单独形成。
然后，通过用栅电极层230-232作为掩模将1013个原子/cm3-1014个原子/cm3数量级的n-型杂质元素236掺入每个岛形半导体层103，而形成低浓度杂质区237(图13B)。注意，此低浓度杂质区237最终变为开关TFT 212的低浓度杂质区，但不是驱动电路部分214中的TFT的低浓度杂质区。在此处，砷(As)、磷(P)等可用作n-型杂质元素。
作为驱动电路部分214中的p-沟道TFT 211的低浓度杂质区和开关TFT 212的低浓度杂质区的每个剩余部分用抗蚀剂200覆盖。然后，例如，通过用栅电极层230和抗蚀剂200作为掩模(期望用微滴排放法形成抗蚀剂200)，将1015个原子/cm3-1017个原子/cm3数量级的n-型杂质元素109掺入每个岛形半导体层103。据此，将作为源极或漏极区的n-型杂质区202每个都在驱动电路部分214中的n-沟道TFT 210和没有用抗蚀剂200覆盖的开关TFT 212的岛形半导体中形成。而且，n-型低浓度杂质区203在与栅电极层的每个较薄部分叠加的区域内形成。此外，沟道区204在低浓度杂质区203之间形成(图13C)。
另一方面，只有将成为源极或漏极区的高浓度n-型杂质区202在开关TFT 212中形成(图13C)。在此处，砷(As)、磷(P)等可用作n-型杂质元素。其后，通过O2灰化等将抗蚀剂200除去。
然后，将成为驱动电路部分214中的n-沟道TFT 210和象素部分215中的开关TFT 212的区域用抗蚀剂205(期望用微滴排放法形成抗蚀剂205)覆盖。其后，通过用栅电极层231作为掩模，将1015个原子/cm3-1017个原子/cm3数量级的p-型杂质元素206掺入p-沟道TFT 211的岛形半导体层。据此，形成将作为p-沟道TFT 211的源极或漏极区的p-型杂质区207。而且，p-型低浓度杂质区208在与栅电极层的较薄部分叠加的区域中形成。另外，沟道区209在207与208之间形成(图14A)。在此处，硼(B)等可用作P-型杂质元素。此后，通过O2灰化等将抗蚀剂205除去。
注意，通过在实施上述掺杂之后进行热处理，可激活杂质元素。
以这种方式，在具有低浓度杂质区与栅电极层叠加的结构(也称作Lov结构)的驱动电路部分214中，可获得具有CMOS结构的TFT，而在象素部分215中可获得具有低浓度杂质区不与栅电极层叠加的偏移结构(Loff结构)的TFT。
然后，以与实施例3相同的方式，通过等离子体CVD法形成覆盖TFT的帽绝缘膜113(图14B)。为了避免杂质混合物扩散到TFT上，期望尽可能地形成膜绝缘膜113。而且，可形成钝化膜，可以与实施例3相同的方式来实施杂质激活和氢化处理。
该实施例还描述了一种用抗液材料形成接触孔的方法。首先，用微滴排放法、旋涂法、切涂法、喷雾法等在基片上形成抗液材料240，然后就地形成由PVA、聚亚酰胺等制成的掩模241，以便形成接触孔(图14B)。氟基硅烷偶合剂例如FAS(氟烷基硅烷)可用作抗液材料。可用微滴排放法有选择地排放由PVA、聚亚酰胺等制成的掩模241。
用PVA等作掩模、通过蚀刻而除去抗液材料240。此外，通过O2灰化或大气压等离子体，能除去抗液材料240。其后，通过在PVA的情形中进行洗涤处理以及在聚亚酰胺的情形中采用剥离液N300等，而除去掩模。
然后，用微滴排放法、旋涂法、切涂法等形成层件绝缘膜114(或平面膜)，而将抗液材料留在形成接触孔的地方(图14C)。在这种情形下，由于抗液材料240在形成接触孔的地方，因此层间绝缘膜不在此处形成。此外，不必害怕接触孔变成倒锥形。优选的是，用微滴排放法有选择地形成层间绝缘膜114。此膜用以下物质形成：有机树脂例如丙烯酸、聚亚酰胺或聚酰胺；由硅、氧和氢形成的化合物中的并包括Si-O-Si键的无机硅氧烷基绝缘膜；在与硅键合的氢由有机基团例如甲基或苯基取代的化合物中的有机硅氧烷基绝缘膜；等等。通过在形成层间绝缘膜114之后进行O2灰化或大气压等离子体，而除去抗液材料240。注意，当钝化膜形成时，也除去钝化膜。
其后，在形成连接TFT的布线228之前形成象素电极216(图15A)。根据象素电极216是否传输光，来为象素电极216选择透明导电材料(例如ITO或ITSO)或反射型导电材料(MgAg)。此外，与实施例3中相同的材料可用于布线228。期望象素电极216和布线228用微滴排放法形成。当终端电极235上有帽绝缘膜等时，就通过用层间绝缘膜114等作为掩模，来除去帽绝缘膜。
通过上述步骤，完成有源矩阵TFT基片的制作。另外，图15B表示出液晶层251夹在TFT基片与对置基片250之间，并用密封剂252密封。柱形间隔件253在TFT基片上形成。柱形间隔件253优选地是按照在象素电极上形成的接触孔的凹陷而形成的。虽然柱形间隔件253取决于待使用的液晶材料，但是其具有3μm-10μm的高度。由于对应于每个接触孔的凹陷是在接触部分形成的，因此通过按照该部分形成间隔件，可避免液晶取向的紊乱。
取向膜254在TFT基片上形成，并进行摩擦处理。为对置基片250形成透明导电膜255和取向膜254。其后，在用密封剂252固定TFT基片和对置基片250之后注射液晶，并形成液晶层251。
通过将密封剂252夹在这两个基片之间来安装这些基片。此后，液晶层251可用浸渍法形成，其中配有液晶入口的密封基片盒(cell)一侧浸渍在液晶中并且由于毛细现象而注入盒内(吸入法)，或者液晶层251用图16所示的液晶点滴法形成。图16表示出所谓的液晶点滴法，其中液晶从喷嘴(分配器)326滴到配有密封剂328和阻挡层329的一个基片321上，然后安装对置基片330。液晶点滴法尤其是在基片变大时是一种有效的方式。注意，图6中的阻挡层329是为了避免液晶分子327与密封剂328之间发生化学反应。在安装这两个基片的情形中，可如下实施：预先用成像装置323检测在这两个基片中形成的取向标记322或331，并且用CPU 324和控制器325来控制安置有这两个基片的平台(stage)320。
然后，利用公知方法，将FPC(柔性印制电路)256安装到具有各向异性导电膜257的终端电极235上。
通过上述步骤，完成包括象素部分215、驱动电路部分214、终端部分239和电容部分227的有源矩阵LCD器件的制作(图15B)。注意，根据本发明的半导体器件用于该实施例中的驱动电路部分；然而，半导体器件还可用于其它区域(例如，象素部分)。注意，该实施例能够与其它实施例方式或实施例任意合并。
实施例6
利用包括按照实施例5制造的有源矩阵LCD发光器件的液晶显示板421，可完成液晶电视接收器的制作。图17表示出此液晶电视接收器的主结构的方框图。液晶显示板421可用以下任何方式形成：显示板的象素部分和扫描线驱动电路423在基片上一体形成(如实施例3中)，并且信号线驱动电路422作为驱动器IC还单独安装；仅形成显示板的象素部分，然后用TAB法安装扫描线驱动电路423和扫描线驱动电路422；显示板的象素部分以及其外设的扫描线驱动电路423和信号线驱动电路422是用COG法形成的；等等。
外部电路的另一种结构包括放大由调谐器424接收的视频信号的视频信号放大器电路425；将从中输出的视频信号转换成对应于红、绿、蓝每个颜色的颜色信号的视频信号处理电路426；将视频信号转换成驱动器IC的输入说明的控制电路427；等等。控制电路427分别将信号输出到扫描线侧和信号线侧。在数字驱动的情形中，信号分割电路428配置在信号线侧，从而具有通过分成m-片而提供输入数字信号的结构。
在从调谐器424接收的信号中，声频信号传输到声频信号放大器电路429，该信号输出是经声频信号处理电路430提供给扬声器433的。控制电路431接收接收站(接收频率)的控制信息或来自输入部分432的声量，并将该信号传输到调谐器424或声频信号处理电路430。
通过将这样的外部电路和液晶显示板421合并到外壳内，可完成如图20A所示的电视接收器的制作。当然，本发明并不限于电视接收器，且可应用于具有大尺寸区域的显示介质例如车站、飞机场等的信息显示板，或街上的广告显示板以及个人计算机的监视器。注意，该实施例可与其它实施方式或实施例任意合并。
实施例7
该实施例参照图18描述了在按照本发明的半导体器件结构及其制造方法中利用微滴排放系统形成栅电极层等的每种组合物的制造方法。图18是微滴排放系统的示意图。
首先，进行电路设计，用电路设计工具140例如CAD、CAM、CAE等来确定薄膜和取向标记的所需布局。
将信息网络例如存储介质或LAN(局域网)，将包括薄膜和取向标记的设计布局的薄膜图案数据141输入用于控制微滴排放设备的计算机142。基于薄膜图案的数据141，在微滴排放装置143的其它喷嘴(从细头开口喷液体或气体的单元)中，选择具有最佳直径的出口的喷嘴，该喷嘴贮存包括形成薄膜的材料的组合物，或与用于贮存组合物的贮罐相连；然后，确定微滴排放系统143的扫描路径(移动路径)。在最佳喷嘴预先被确定的情形中，仅有喷嘴的移动路径可确定。
取向标记153准备在形成薄膜的基片144上利用光刻技术或激光形成。配有取向标记的基片放在微滴排放设备中的平台156上，并且取向标记的位置用安装在设备中的成像装置145来检测，然后，其作为位置信息147经图像处理单元146被输入计算机142。计算机142验证由CAD等设计的薄膜图案的数据141和由成像装置145获得的取向标记的位置信息147，以便排列基片144和微滴排放系统143。
此后，由控制器148控制的微滴排放装置143，按照所确定的扫描路径排放组合物154，且形成所需的薄膜图案149。通过选择出口直径，可适当控制排放量。然而，排放量可通过若干条件而稍作改变，这些条件诸如是出口的移动速度、出口与基片之间的距离、组合物的排放速度、排放空间的气氛环境、排放空间的温度或湿度等。因此，需要控制这些条件。最佳条件优选地用实验或评估来预先确定，且将这些结果优选地储存在组合物的每种材料的数据库155内。
用于液晶显示器件、EL显示器件等的有源矩阵TFT基片的电路图等是作为薄膜图案数据的实例而给出的。图18在一个圆圈中表示出电路图的示意图，表明用于这样的有源矩阵TFT基片的导电膜。参考数字157代表所谓的栅极布线；158代表源极信号线(第二布线)；159代表象素电极、空穴注射电极或电子注射电极；156代表基片；以及160代表对齐标记。当然，薄膜图案809对应于薄膜图案信息中的栅极布线157。
此外，此处的微滴排放装置143具有多个喷嘴150a-150c的集成结构；然后，该结构并不限于此。每个喷嘴具有单个或多个出口。通过从喷嘴150a-150c中选择预定出口151，而形成上述薄膜图案149。
微滴排放装置143需要配有多个具有不同出口、排放量或喷嘴节距的喷嘴，以便能够制造具有多种行宽的薄膜图案并改善生产线时间(tact time)。出口之间的距离期望尽可能地窄。此外，期望为微滴排放装置143配备具有1m或更大长度的喷嘴，以便在具有1m×1m或更大尺寸的基片上实施高产量的排放。微滴排放装置143可收缩，从而能够任意控制出口之间的距离。喷嘴或头部可倾斜，从而获得较高的分辨率，换言之，从而描绘光滑的图案。据此，在大面积(例如矩形)上进行描绘成为可能。
可为一个头部平行提供具有不同间距的头部喷嘴。在这种情形下，出口直径可相同或不同。
在如上述采用多个喷嘴的微滴排放设备中，要求提供不用的喷嘴的等待位置。该等待位置可配有气体供应装置和用来将等待位置的气氛置换成与组合物溶剂气体相同的气氛的喷头。据此，在一定程度上可避免干燥。而且，可配备提供清洁空气的清洁单元等，以减少工作场所的灰尘。
在出口之间的距离由于喷嘴150a-150c的规格而不能变窄的情形中，喷嘴的间距可设计成显示器件中的一个象素的整数倍。因此，通过移动喷嘴150a-150c，可将组合物排放到基片144上。采用将强、弱光转换成电信号的半导体元件例如CCD(电荷耦合器件)的照相机优选用作成像装置145。
以上是通过固定其上放置有基片144的平台152以及通过沿预定路径扫描基片144，而形成薄膜图案149的方法。另一方面，通过固定微滴排放装置143并沿由薄膜图案数据141确定的路径在XY□方向上扫描平台152，还可形成薄膜图案149。在微滴排放装置143具有多个喷嘴的情形中，要求确定具有最佳直径的出口的喷嘴，该喷嘴贮存含有形成薄膜的材料的组合物，或与用于贮存组合物的贮罐相连。
此外，上述方法仅用喷嘴150c的一个预定出口来形成薄膜图案149。或者是，根据待形成的薄膜的行宽和膜厚度，可利用多个出口来排放组合物。
可使用具有冗余的多个喷嘴。例如当喷嘴150a(或150b)先排放组合物时，可控制排放条件，以便喷嘴150c同时排放相同的组合物。据此，甚至当前面的喷嘴150a具有一些麻烦例如在出口处堵塞时，组合物也能够从后面的喷嘴150c中排出；因此，至少可避免布线断裂等。
此外，通过控制排放条件以使组合物从具有不同出口直径的多个喷嘴中排出，能够以短得多的生产线时间形成平面化薄膜。此方法特别适合于形成这样的薄膜，因此组合物的排放面积较大，平面化要求象LCD中的象素电极那样。
而且，通过控制排放条件以使组合物从具有不同出口直径的多个喷嘴中排出，能够一次形成具有不同行宽布线的图案。
通过控制排放条件以使组合物从具有不同出口直径的多个喷嘴中排出，能够将组合物填充到在绝缘膜中部分形成的具有高纵横比的开口区域内。按照此方法，能够避免(在绝缘膜与布线之间敞开的虫孔)空隙，从而能够形成平面化布线。
如上所述，用于形成薄膜或布线的微滴排放系统包括：用于输入表示薄膜图案的数据的输入装置；用于设定喷嘴的移动路径的设定装置，所述喷嘴用于排放含有形成薄膜的材料的组合物；用于检测在基片上形成的取向标记的成像装置；以及用于控制喷嘴的移动路径的控制装置。因此，要求准确控制微滴排放中的喷嘴或基片的移动路径。通过将用于控制排放组合物的条件的程序装到用于控制微滴排放系统的计算机内，能够准确控制这些条件例如基片或喷嘴的移动速度、排放量、喷雾距离、喷雾速度、排放的气氛环境、排放温度、排放湿度、基片的加热温度等。
据此，能够在短生产时间内于所需部位准确和高产量地制造预期宽度、厚度和形状的薄膜或布线。而且，能够提高通过使用薄膜或布线而制造的有源元件例如TFT；通过使用有源元件而制造的液晶显示器(LCD)、发光器件例如有机显示器、LSI等的产率。具体地说，按照本发明，薄膜或布线能够在任选的地方形成，且能够调节图案的宽度、厚度和形状。因此，还能够低成本、高产率地制造大尺寸的有源元件基片。
实施例8
图20A-20C中所示的电视接收器、便携式书(电子书)和蜂窝电话，可作为电子设备的一个实例来完成制作，在这些电子设备中用到上述实施例中所述的EL发光器件和液晶显示器件。
图20A表示出将采用液晶或EL元件制造的显示模块2002并入外壳2001的电视接收器。不仅普通的电视广播能够用接收器2005接收，而且通过经调制解调器2004使电视接收器与有线或无线通讯网络相连，还可执行单向信息通讯(从发射器到接收器)或双向信息通讯(在发射器与接收器之间，或者在接收器之间)。电视接收器由并入外壳的开关或单独配置的遥控单元2006来操作。此遥控单元还可配有显示部分2007，用来显示待输出的信息。
此外，电视接收器可配有作为第二显示模块而形成的子屏幕2008和主屏幕2003，并且还可配备显示频道或声量的结构。在这种结构中，主屏幕2003可以由具有极佳视角的EL显示模块形成，子屏幕2008可以由能够在低功耗进行显示的液晶显示模块形成。而且，为了优选考虑低功耗，可采用这样的结构：即，主屏幕2003用液晶显示模块形成，子屏幕2008用EL显示模块形成，从而子屏幕2008能够ON和OFF。
当然，本发明并不限于电视接收器，而是可具体应用于具有大尺寸区域的显示介质例如车站、飞机场等的信息显示板，或街上的广告显示板以及个人计算机的监视器。本发明不仅接收图像，而且可应用于能够双向通讯的设备例如数字电视。
图20B表示出便携式书(电子书)，其包括主体3101、显示部分3102和3103、记录介质3104、操作开关3105、天线3106等。
图20C表示出蜂窝电话，参考数字3001代表显示板；3002代表操作板。显示板3001和操作板3002通过连接部分3003彼此相连。配有显示板3001的显示部分3004的表面与配有操作板3002的操作键3006的表面之间的角度□，可任意改变。而且，可配备声频输出部分3005、操作键3006、电源开关3007、声频输入部分3008、天线3009等。
此外，本发明的特征在于，包括具有膜厚度不均匀的单层结构或层叠结构的栅电极层，通过尤其是采用微滴排放法，能够容易地形成这样的栅电极层；于是，微滴排放法的便利性得以充分发挥。而且，通过具有本发明的上述特征(即包括具有膜厚度不均匀的单层结构或层叠结构的栅电极层)，能够容易地制造具有Lov结构的TFT。
按照本发明的半导体器件以及采用这种半导体器件的发光器件和液晶显示器件每种都具有这样的结构，因此减少了步骤数和材料成本，且微滴排放法能够得到有效使用。因此，能够以极少步骤、低成本、高产量、高产率和短生产时间来制造上述器件。本发明具有明显的低成本和高质量；因此，工业实用性极高。
本申请是以2004年4月19在日本专利局提交的、序列号为2004-122388的日本专利申请为基础的，其全部内容作为参考并入本文。

Claims (37)

1、一种半导体器件，包括：
半导体层，所述半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及
宽度不同的多个栅电极层，通过将栅绝缘膜夹在所述半导体层与所述栅电极层之间，而使所述栅电极层与所述半导体层发生接触，
其中所述的一对低浓度杂质区被形成为与所述多个栅电极层的膜厚度减小的部分重叠。
2、根据权利要求1所述的半导体器件，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
3、根据权利要求1所述的半导体器件，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
4、一种EL显示器，包括权利要求1所述的半导体器件，其中所述半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
5、一种液晶显示器，包括权利要求1所述的半导体器件，其中所述半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
6、一种半导体器件，包括：
半导体层，所述半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及
锥形栅电极层，通过将栅绝缘膜夹在所述半导体层与所述栅电极层之间，而使所述栅电极层与所述半导体层发生接触，
其中所述的一对低浓度杂质区被形成为与所述栅电极层的锥形部分重叠。
7、根据权利要求6所述的半导体器件，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
8、根据权利要求6所述的半导体器件，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
9、一种EL显示器，包括权利要求6所述的半导体器件，其中所述半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
10、一种液晶显示器，包括权利要求6所述的半导体器件，其中所述半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
11、一种半导体器件，包括：
半导体层，所述半导体层包括沟道区、一对杂质区和一对低浓度杂质区；以及
膜厚度不均匀的单层栅电极层，通过将栅绝缘膜夹在所述半导体层与所述栅电极层之间，而使所述栅电极层与所述半导体层发生接触，
其中所述的一对低浓度杂质区被形成为与所述栅电极层的膜厚度薄的部分重叠。
12、根据权利要求11所述的半导体器件，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
13、根据权利要求11所述的半导体器件，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
14、一种EL显示器，包括权利要求11所述的半导体器件，其中所述半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
15、一种液晶显示器，包括权利要求11所述的半导体器件，其中所述半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
16、一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成多个宽度不同的栅电极层；以及
利用所述多个栅电极层作为掩模、通过将杂质引入所述半导体层，而形成一对杂质区和一对低浓度杂质区，
其中所述的一对低浓度杂质区被形成为与所述多个栅电极层的膜厚度减小的部分重叠。
17、根据权利要求16所述的方法，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
18、根据权利要求16所述的方法，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
19、一种EL显示器，包括根据权利要求16所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
20、一种液晶显示器，包括根据权利要求16所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
21、一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成栅电极层；
利用在所述栅电极层上形成的绝缘体作为掩模进行蚀刻，从而形成所述栅电极层的锥形部分；以及
利用所述锥形栅电极层作为掩模、通过将杂质引入所述半导体层，而形成一对杂质区和一对低浓度杂质区，
其中所述的一对低浓度杂质区被形成为与所述栅电极层的锥形部分重叠。
22、根据权利要求21所述的方法，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
23、根据权利要求21所述的方法，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
24、一种EL显示器，包括根据权利要求21所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
25、一种液晶显示器，包括根据权利要求21所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
26、一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成第一形状的栅电极层；
在第一形状的栅电极层上形成耐热绝缘体；
在含有氧气和氮气的气氛中加热第一形状的栅电极层，以减小第一形状的栅电极层的、不形成绝缘体的部分的厚度，从而形成第二形状的栅电极层；以及
利用第二形状的栅电极层作为掩模、通过将杂质引入所述半导体层，而形成一对杂质区和一对低浓度杂质区，
其中所述的一对低浓度杂质区被形成为与第二形状的栅电极层的较薄部分重叠。
27、根据权利要求26所述的方法，其特征在于，气氛中氧气的成分从10％至25％。
28、根据权利要求26所述的方法，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
29、根据权利要求26所述的方法，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
30、一种EL显示器，包括根据权利要求26所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
31、一种液晶显示器，包括根据权利要求26所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
32、一种半导体器件的制造方法，包括：
在半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成第一形状的栅电极层；
利用第一形状的栅电极层作为掩模、通过将杂质引入所述半导体层，而形成一对杂质区；
在含有氧气和氮气的气氛中加热第一形状的栅电极层，以减小第一形状的栅电极层的厚度和宽度，从而形成厚度和宽度都减小的第二形状的栅电极层；以及
利用厚度和宽度都减小的第二形状的栅电极层作为掩模、通过将低浓度的杂质引入所述半导体层，而形成一对低浓度杂质区。
33、根据权利要求32所述的方法，其特征在于，气氛中氧气的成分从10％至25％。
34、根据权利要求32所述的方法，其特征在于，所述栅电极层被形成为与亲水膜发生接触。
35、根据权利要求32所述的方法，其特征在于，所述栅电极层至少含有选自以下物质的一种：Ag、Cu、Au、Al、Al-Si、Ni、NiB、W、W-Si、TaN、Ti和TiN。
36、一种EL显示器，包括根据权利要求32所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述EL显示器的象素部分和驱动电路部分之一中或二者之中。
37、一种液晶显示器，包括根据权利要求32所述的方法制造的半导体器件，其中所制造的半导体器件被包括在所述液晶显示器的象素部分和驱动电路部分之一中或二者之中。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101239788B (zh) * 2007-02-09 2011-08-03 上海沪正纳米科技有限公司 透明导电隔热玻璃
CN107978383A (zh) * 2016-10-21 2018-05-01 E.I.内穆尔杜邦公司 导电糊料组合物及用其制成的半导体装置
CN108511463A (zh) * 2018-03-30 2018-09-07 武汉华星光电半导体显示技术有限公司 阵列基板及其制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680130B2 (en) * 2002-05-28 2004-01-20 Agere Systems, Inc. High K dielectric material and method of making a high K dielectric material
DE102004052568B4 (de) * 2004-10-29 2012-02-02 Schott Ag Dünnglas-Substrat und Verfahren zur Herstellung von Dünnglas
US7537976B2 (en) * 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP4939045B2 (ja) 2005-11-30 2012-05-23 セイコーエプソン株式会社 発光装置および電子機器
JP4661557B2 (ja) 2005-11-30 2011-03-30 セイコーエプソン株式会社 発光装置および電子機器
JP4424304B2 (ja) * 2005-12-07 2010-03-03 セイコーエプソン株式会社 ディスプレイの製造方法、ディスプレイおよび電子機器
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
EP1845514B1 (en) 2006-04-14 2013-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
TWI424499B (zh) * 2006-06-30 2014-01-21 Semiconductor Energy Lab 製造半導體裝置的方法
KR101363714B1 (ko) * 2006-12-11 2014-02-14 엘지디스플레이 주식회사 유기 박막트랜지스터, 그 제조 방법, 이를 이용한 정전기방지 소자, 액정표시장치 및 그 제조 방법
KR100785037B1 (ko) * 2006-12-13 2007-12-12 삼성전자주식회사 ＧａＩｎＺｎＯ 다이오드
US8409458B2 (en) * 2007-03-02 2013-04-02 Texas Instruments Incorporated Process for reactive ion etching a layer of diamond like carbon
KR101015338B1 (ko) * 2008-03-13 2011-02-16 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조방법
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
JP4859145B2 (ja) * 2008-12-25 2012-01-25 独立行政法人産業技術総合研究所 エッチングレジスト
CN102725851B (zh) 2010-02-05 2016-01-20 株式会社半导体能源研究所 半导体装置和制造半导体装置的方法
US8021639B1 (en) 2010-09-17 2011-09-20 Diamond Materials Inc. Method for rapidly synthesizing monolithic polycrystalline diamond articles
TWI444944B (zh) * 2011-03-29 2014-07-11 E Ink Holdings Inc 彩色顯示器以及顯示器製造方法
US9012927B2 (en) * 2011-11-30 2015-04-21 Canon Kabushiki Kaisha Display device
US9376332B2 (en) * 2013-03-15 2016-06-28 Nitto Denko Corporation Multivalence photocatalytic semiconductor elements
US9406772B1 (en) * 2015-01-30 2016-08-02 United Microelectronics Corp. Semiconductor structure with a multilayer gate oxide and method of fabricating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW435820U (en) * 1993-01-18 2001-05-16 Semiconductor Energy Lab MIS semiconductor device
US6590230B1 (en) * 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP4087949B2 (ja) 1998-05-20 2008-05-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
AU781584B2 (en) * 1999-12-21 2005-06-02 Flexenable Limited Solution processed devices
TW484238B (en) * 2000-03-27 2002-04-21 Semiconductor Energy Lab Light emitting device and a method of manufacturing the same
TWI224806B (en) * 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6602753B2 (en) * 2000-07-26 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having a gate insulating film comprising a metal oxide and method of manufacturing the same
JP2004006700A (ja) * 2002-03-27 2004-01-08 Seiko Epson Corp 表面処理方法、表面処理基板、膜パターンの形成方法、電気光学装置の製造方法、電気光学装置、及び電子機器
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JPWO2004070809A1 (ja) * 2003-02-06 2006-05-25 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101145350B1 (ko) * 2003-02-06 2012-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 표시장치의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101239788B (zh) * 2007-02-09 2011-08-03 上海沪正纳米科技有限公司 透明导电隔热玻璃
CN107978383A (zh) * 2016-10-21 2018-05-01 E.I.内穆尔杜邦公司 导电糊料组合物及用其制成的半导体装置
CN108511463A (zh) * 2018-03-30 2018-09-07 武汉华星光电半导体显示技术有限公司 阵列基板及其制造方法

Also Published As

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