CN108511463A - 阵列基板及其制造方法 - Google Patents
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Abstract
本发明公开了一种阵列基板，包括衬底、依次设于所述衬底上方的缓冲层、半导体层、覆盖在所述半导体层上表面的栅极绝缘层以及设于所述栅极绝缘层上方的栅电极层，位于所述半导体层的两相对侧的斜面与所述缓冲层的所成角度均为锐角，且所述斜面的粗糙度大于所述半导体层的顶面。本发明还公开了一种阵列基板的制造方法。本发明的半导体层的两相对侧的斜面的粗糙度大于顶面，使得斜面上方的栅极绝缘层的膜厚增加，确保栅极绝缘层在半导体层的平坦处与斜坡处的膜厚均一性，因此增强了斜坡处的抗电压击穿能力，避免了阵列基板边缘漏电流的产生。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制造方法。
背景技术
在目前像素高精度要求下，在LTPS(Low Temperature Poly-silicon，低温多晶硅)或者OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板的制程中，TFT(Thin Film Transistor，薄膜晶体管)电路线宽需要做得更窄，且半导体层侧边的taper角(刻蚀后侧壁的角度)偏大，导致半导体层上层的GI(Gate Insulator，栅极绝缘层)膜在斜坡处成膜厚度变窄，GI层的覆盖效果不佳。当Gate(栅极)施加电压时很容易击穿半导体层斜坡处的GI，导致在TFT驱动层产生边缘漏电流，影响产品良率。
发明内容
鉴于现有技术存在的不足，本发明提供了一种阵列基板及其制造方法，可以有效抑制TFT边缘漏电流的产生，提高产品良率。
为了实现上述的目的，本发明采用了如下的技术方案：
一种阵列基板，包括衬底、依次设于所述衬底上方的缓冲层、半导体层、覆盖在所述半导体层上表面的栅极绝缘层以及设于所述栅极绝缘层上方的栅电极层，位于所述半导体层的两相对侧的斜面与所述缓冲层的所成角度均为锐角，且所述斜面的粗糙度大于所述半导体层的顶面。
作为其中一种实施方式，所述半导体层包括第一部分和分别位于所述第一部分两侧的第二部分、第三部分，所述第二部分、所述第三部分的外表面为所述斜面，所述第二部分、所述第三部分的表面粗糙度大于所述第一部分。
作为其中一种实施方式，所述缓冲层为氮化硅层、氧化硅层或二者的组合。
作为其中一种实施方式，所述的阵列基板还包括遮光层，所述遮光层设置在所述衬底与所述半导体层之间且遮挡所述半导体层。
作为其中一种实施方式，所述遮光层形成于所述衬底表面，所述缓冲层完全覆盖所述遮光层。
作为其中一种实施方式，所述斜面为经F离子轰击处理后形成凹凸不平的表面。
本发明的另一目的在于提供一种阵列基板的制造方法，包括：
提供一衬底；
在所述衬底上依次制作缓冲层、半导体层；
对所述半导体层的两相对侧的斜面处理，提高其粗糙度；
在所述半导体层表面制作栅极绝缘层，使栅极绝缘层同时覆盖所述半导体层的顶面和侧面；
在所述栅极绝缘层表面制作栅电极层。
作为其中一种实施方式，所述缓冲层为氮化硅层、氧化硅层或二者的组合。
作为其中一种实施方式，所述对所述半导体层的两相对侧的斜面处理的方法为：利用F离子轰击所述斜面，使F离子与所述半导体层中的SiO2反应产生SiF4。
作为其中一种实施方式，所述的阵列基板的制造方法还包括：在利用F离子轰击所述斜面前，在所述半导体层上表面除所述斜面外的区域涂布一层光阻层，并在利用F离子轰击所述斜面后，去除所述光阻层。
本发明的半导体层的两相对侧的斜面的粗糙度大于顶面，使得斜面上方的栅极绝缘层的膜厚增加，确保栅极绝缘层在半导体层的平坦处与斜坡处的膜厚均一性，因此增强了斜坡处的抗电压击穿能力，避免了阵列基板边缘漏电流的产生。
附图说明
图1为本发明实施例的阵列基板的结构示意图；
图2为本发明实施例的阵列基板的制造方法示意图；
图3为本发明实施例的半导体层的处理过程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参阅图1，本发明实施例的阵列基板主要包括衬底10、依次设于衬底10上方的缓冲层20、半导体层30、覆盖在半导体层30上表面的栅极绝缘层40以及设于栅极绝缘层40上方的栅电极层50，位于半导体层30的两相对侧的斜面T与缓冲层20的所成角度均为锐角，且斜面T的粗糙度大于半导体层30的顶面。
优选地，缓冲层20、栅极绝缘层40为氮化硅层、氧化硅层或二者的组合，半导体层30为多晶硅，栅电极层50为金属导电层。缓冲层20用于防止衬底10内的杂质在随后的制程中扩散而影响多晶硅薄膜的品质，缓冲层20、栅极绝缘层40可以采用CVD(Chemical VaporDeposition，化学气相沉积)工艺、PECVD(Plasma Enhanced Chemical vapor deposition，等离子化学气相沉积)工艺形成，还可以采用溅射、真空蒸镀或低压化学气相沉积等方法，但不限于此。
当斜面T的粗糙度大于半导体层30的顶面时，随后在半导体层30上制作的栅极绝缘层40在该斜面T处的成膜难度降低，从而可以使得栅极绝缘层40覆盖在斜面T上的部分的厚度不小于其他表面的厚度。
本实施例中，半导体层30为在缓冲层20上形成的具有斜坡的一体结构，其截面大致为梯形。在其他实施方式中，半导体层30包括第一部分和分别位于第一部分两侧的第二部分、第三部分，第二部分、第三部分的外表面为斜面T，第二部分、第三部分的表面粗糙度大于第一部分，三者可以分开设计制造，第二部分、第三部分可以与第一部分采用不同的工艺形成，从而具有比中间的第一部分更高的表面粗糙度。
另外，阵列基板还可以包括遮光层(图未示)，该遮光层设置在衬底10与半导体层30之间且遮挡半导体层30，用于对薄膜晶体管的沟道进行遮光，从而防止薄膜晶体管因光照而产生漏电流。作为其中一种优选的实施方式，遮光层形成于衬底10表面，缓冲层20完全覆盖遮光层。
如图2和图3所示，本发明的阵列基板的制造方法主要包括：
S01、提供一衬底10；
S02、在衬底10上依次制作缓冲层20、半导体层30，其中，缓冲层20为氮化硅层、氧化硅层或二者的组合；
S03、对半导体层30的两相对侧的斜面T处理，提高其粗糙度；
S04、在半导体层30表面制作栅极绝缘层40，使栅极绝缘层40同时覆盖半导体层30的顶面和侧面；
S05、在栅极绝缘层40表面制作栅电极层50。
结合图3所示，在步骤S03中对半导体层30的两相对侧的斜面T处理时，首先在半导体层30上表面除斜面T外的区域涂布一层光阻层R，然后利用F离子轰击斜面T，使F离子与半导体层30中的SiO2反应产生SiF4，最后，通过刻蚀等方法去除光阻层R，即可提高斜面T处的成膜效率。该斜面T为经F离子轰击处理后形成凹凸不平的表面，在F离子轰击半导体层30的斜面T的过程中，F离子与半导体层30中SiO2反应产生SiF4，因离子轰击不均匀性会导致斜面T粗糙度较高，该粗糙度在[3％，30％]范围，由于该过程改善了多晶硅层斜坡角度粗糙度，因此增加了栅极绝缘层成膜时在斜面T的附着力，从而能保证斜面T处栅极绝缘层的膜厚与平坦处一致性。
另外，还可以在衬底10与半导体层30之间形成遮光层，以对薄膜晶体管的沟道进行遮光，从而防止薄膜晶体管因光照而产生漏电流。具体可以在阵列基板的过程中，首先在玻璃的衬底10上沉积一层金属层，通过对该金属层进行图形化处理除去多余部分，形成遮光层，然后在衬底10和遮光层上形成缓冲层20，缓冲层20形成在衬底10上并覆盖遮光层。半导体层30形成在缓冲层20上，然后在半导体层30上生长源/漏极和覆盖一层栅极绝缘层40，源/漏极分别穿过栅极绝缘层40后由钝化层覆盖。
综上所述，由于本发明的半导体层的两相对侧的斜面的粗糙度大于顶面，使得斜面上方的栅极绝缘层的膜厚增加，确保栅极绝缘层在半导体层的平坦处与斜坡处的膜厚均一性，因此增强了斜坡处的抗电压击穿能力，避免了阵列基板边缘漏电流的产生。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种阵列基板，其特征在于，包括衬底(10)、依次设于所述衬底(10)上方的缓冲层(20)、半导体层(30)、覆盖在所述半导体层(30)上表面的栅极绝缘层(40)以及设于所述栅极绝缘层(40)上方的栅电极层(50)，位于所述半导体层(30)的两相对侧的斜面(T)与所述缓冲层(20)的所成角度均为锐角，且所述斜面(T)的粗糙度大于所述半导体层(30)的顶面。
2.根据权利要求1所述的阵列基板，其特征在于，所述半导体层(30)包括第一部分和分别位于所述第一部分两侧的第二部分、第三部分，所述第二部分、所述第三部分的外表面为所述斜面(T)，所述第二部分、所述第三部分的表面粗糙度大于所述第一部分。
3.根据权利要求1所述的阵列基板，其特征在于，所述缓冲层(20)为氮化硅层、氧化硅层或二者的组合。
4.根据权利要求1所述的阵列基板，其特征在于，还包括遮光层，所述遮光层设置在所述衬底(10)与所述半导体层(30)之间且遮挡所述半导体层(30)。
5.根据权利要求4所述的阵列基板，其特征在于，所述遮光层形成于所述衬底(10)表面，所述缓冲层(20)完全覆盖所述遮光层。
6.根据权利要求1-5任一所述的阵列基板，其特征在于，所述斜面(T)为经F离子轰击处理后形成凹凸不平的表面。
7.一种阵列基板的制造方法，其特征在于，包括：
提供一衬底(10)；
在所述衬底(10)上依次制作缓冲层(20)、半导体层(30)；
对所述半导体层(30)的两相对侧的斜面(T)处理，提高其粗糙度；
在所述半导体层(30)表面制作栅极绝缘层(40)，使栅极绝缘层(40)同时覆盖所述半导体层(30)的顶面和侧面；
在所述栅极绝缘层(40)表面制作栅电极层(50)。
8.根据权利要求7所述的阵列基板的制造方法，其特征在于，所述缓冲层(20)为氮化硅层、氧化硅层或二者的组合。
9.根据权利要求7或8所述的阵列基板的制造方法，其特征在于，所述对所述半导体层(30)的两相对侧的斜面(T)处理的方法为：利用F离子轰击所述斜面(T)，使F离子与所述半导体层(30)中的SiO2反应产生SiF4。
10.根据权利要求9所述的阵列基板的制造方法，其特征在于，还包括：在利用F离子轰击所述斜面(T)前，在所述半导体层(30)上表面除所述斜面(T)外的区域涂布一层光阻层(R)，并在利用F离子轰击所述斜面(T)后，去除所述光阻层(R)。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1697196A (zh) * | 2004-04-19 | 2005-11-16 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2012015357A (ja) * | 2010-07-01 | 2012-01-19 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
| CN102956691A (zh) * | 2011-08-09 | 2013-03-06 | 乐金显示有限公司 | 薄膜晶体管及其制造方法和液晶显示装置及其制造方法 |
| CN105405766A (zh) * | 2015-10-28 | 2016-03-16 | 上海华力微电子有限公司 | 形成源漏区外延锗硅均匀轮廓的方法 |
-
2018
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1697196A (zh) * | 2004-04-19 | 2005-11-16 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2012015357A (ja) * | 2010-07-01 | 2012-01-19 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
| CN102956691A (zh) * | 2011-08-09 | 2013-03-06 | 乐金显示有限公司 | 薄膜晶体管及其制造方法和液晶显示装置及其制造方法 |
| CN105405766A (zh) * | 2015-10-28 | 2016-03-16 | 上海华力微电子有限公司 | 形成源漏区外延锗硅均匀轮廓的方法 |
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