CN1670966A - 薄膜晶体管元件 - Google Patents
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Abstract
一种薄膜晶体管元件，包括一基板、一含银栅极层、一第一接面层、一栅极绝缘层、一半导体层、一源极与一漏极。其中，该含银栅极层位于该基板上，该第一接面层介于该基板与该含银栅极层间，该栅极绝缘层位于该含银栅极层上方，该半导体层位于该栅极绝缘层上，并且该源极与漏极位于部分该半导体层上。因此，通过提供具有低电阻率与粘着特性的含银金属导线，可形成较佳品质的薄膜晶体管。
Description
技术领域
本发明涉及一种薄膜晶体管元件，特别涉及一种具有低电阻值与较佳的层间粘着特性的薄膜晶体管元件。
背景技术
随着半导体设计及生产技术不断更新，以及元件本身速度的改良，再加上TFT-LCD面板尺寸及分辨率增加，电阻-电容信号的时间延迟(RC timedelay)影响愈发显著，因此必须选择低电阻率的材料作为元件间连线，而且随着元件密度增加，使得连线的线宽变小，以致电流密度变高所衍生的电迁移问题也成为研发人员在材料选用的一项考量向度。一般而言，传统上是以铝导线作为连线材料，其电阻率为2.66μΩ-cm，以铜导线(其电阻率为1.67μΩ-cm)及银导线作为连线材料以取代铝，目前逐渐被视为可行方案，因为铜与银相较于铝，皆具有较高的抗电迁移性及较低的电阻率。
请参阅图1，其为现有一优选实施例的薄膜晶体管元件的剖面图。在此实施例中，薄膜晶体管元件包括一基板11、一栅极12、一栅极绝缘层13、一半导体层14、一源极15与一漏极16。其中，该栅极12可利用一物理气相沉积形成于该基板11上，然后经过一第一道黄光工艺、PECVD第二黄光工艺以陆续形成该栅极绝缘层13与该半导体层14，然后再通过第三道黄光工艺以形成该源极15与该漏极16，其中该源极15与该漏极16之间可通过蚀刻以形成一通道。此外，该薄膜晶体管元件尚可包括于后续的第四道至第五道黄光工艺分别形成保护层与透明导电层等。在此值得一提的是，由于各种工艺技术不断演变，黄光工艺应用计有四至六道不等，在此实施例是着重于现有的薄膜晶体管元件结构予以扼要说明，对其他相对细节及原理不予赘述。
承上所述，由现有的薄膜晶体管元件结构显示，以银作为栅极电极的该薄膜晶体管元件至少具有以下缺点，例如与基板的粘着性较差、在蚀刻阶段易于与氯化物及硫化物反应而降低电导性与热导性，以及在热回火时易于凝聚而增加电阻率等等，并且在形成栅极电极之后，易于因为前述的与基板的粘着性较差而使得栅极剥落，导致产率降低，因此，为了形成较佳品质的薄膜晶体管，提供具有低电阻率与粘着特性的含银金属导线，实为研发人员亟待解决的研发重点与课题之一。
发明内容
有鉴于上述课题，本发明的主要目的是提供一种薄膜晶体管元件，包括一基板、一含银栅极层、一第一接面层、一栅极绝缘层、一半导体层、一源极与一漏极。其中，该含银栅极层位于该基板上，该第一接面层介于该基板与该含银栅极层间，该栅极绝缘层位于该含银栅极层上方，该半导体层位于该栅极绝缘层上，并且该源极与漏极位于部分该半导体层上。藉此，具有低电阻率与粘着特性的含银金属导线可通过本发明的第一接面层等粘着层以形成较佳品质的薄膜晶体管，并且通过后述的本发明各种优选实施说明，可使熟悉本领域的普通技术人员理解本发明的薄膜晶体管在源极与漏极亦具有良好的粘着性，且依据本发明的薄膜晶体管可具有较佳的品质与稳定度。
为了对本发明的技术特征及所达成的功效有更进一步的了解与认识，下文谨提供优选实施例并辅以相关附图，以详细文字说明如后。
附图说明
图1是现有一优选实施例薄膜晶体管元件的剖面图；
图2是本发明一优选实施例的薄膜晶体管元件的剖面图；
图3是本发明另一优选实施例的薄膜晶体管元件的剖面图；以及
图4是本发明再一优选实施例的薄膜晶体管元件的剖面图。
简单符号说明
11：基板
12：栅极
13：栅极绝缘层
14：半导体层
15：源极
16：漏极
21：基板
22：含银栅极层
23：第一接面层
24：栅极绝缘层
25：半导体层
26：源极
27：漏极
21：基板
31：第二接面层
41：第三接面层
42：第四接面层
具体实施方式
以下将参照相关附图，来说明依据本发明优选实施例的薄膜晶体管元件，其中相同的元件将以相同的参照符号加以说明，以利参照。
请参阅图2，其是依据本发明一优选实施例的薄膜晶体管元件的剖面图。在此实施例中，薄膜晶体管元件包括一基板21、一含银栅极层22、一第一接面层23、一栅极绝缘层24、一半导体层25、一源极26与一漏极27。其中，含银栅极层22位于基板21之上，第一接面层23介于基板21与含银栅极层22之间，可以是包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以是钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物，栅极绝缘层24位于含银栅极层22上方，半导体层25位于栅极绝缘层24之上，并且源极26与漏极27位于部分的半导体层25之上。
请参阅图3，其是依据本发明另一优选实施例的薄膜晶体管元件的剖面图。在此实施例中，薄膜晶体管元件包括一基板21、一含银栅极层22、一第一接面层23、一第二接面层31、一栅极绝缘层24、一半导体层25、一源极与26一漏极27。其中，含银栅极层22位于基板21之上，第一接面层23介于基板21与含银栅极层22之间，可以是包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以是钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物及钨硅化物，而第二接面层31位于该含银栅极层22与该栅极绝缘层24之间，可以是包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以是钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物及钨硅化物，栅极绝缘层24位于含银栅极层22上方，半导体层25位于栅极绝缘层24之上，并且源极26与漏极27位于部分的半导体层25之上，其材料可以包括银金属或其合金。
请参阅图4，其是依据本发明又一优选实施例的薄膜晶体管元件的剖面图。在此实施例中，薄膜晶体管元件包括一基板21、一含银栅极层22、一第一接面层23、一栅极绝缘层24、一半导体层25、一源极26、一漏极27、一第三接面层41与一第四接面层42。其中，含银栅极层22位于基板21之上，第一接面层23介于基板21与含银栅极层22之间，可以是包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以是钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物，栅极绝缘层24位于含银栅极层22上方，半导体层25位于栅极绝缘层24之上，源极26与漏极27位于部分的半导体层25之上，其材料可以包括银金属或其合金，第三接面层41可以是介于源极26与半导体层25间，也可以是位于源极26上方，其材料可包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物，并且第四接面层42可以是介于漏极27与半导体层25之间，也可以是位于漏极27上方，其材料可包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金，也可以包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物。
以上所述仅为举例说明本发明，而非用来限制本发明，任何未脱离本发明的精神与范畴，而对其所进行的等效修改及变更，均应包含在权利要求书限定的范围中。
Claims (14)
1、一种薄膜晶体管元件，包括：
一基板；
一含银栅极层，位于该基板上；
一第一接面层，介于该基板与该含银栅极层间；
一栅极绝缘层，位于该含银栅极层上方；
一半导体层，位于该栅极绝缘层上；以及
一源极与一漏极，位于部分该半导体层上。
2、如权利要求1所述的薄膜晶体管元件，其中该第一接面层包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金。
3、如权利要求1所述的薄膜晶体管元件，其中该第一接面层包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物。
4、如权利要求1所述的薄膜晶体管元件，还包括一第二接面层位于该含银栅极层与该栅极绝缘层之间。
5、如权利要求4所述的薄膜晶体管元件，其中该第二接面层包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金。
6、如权利要求4所述的薄膜晶体管元件，其中该第二接面层包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物。
7、如权利要求1所述的薄膜晶体管元件，其中该源极包括银金属或其合金。
8、如权利要求7所述的薄膜晶体管元件，还包括一第三接面层介于该源极与该半导体层间以及/或位于该源极上方。
9、如权利要求8所述的薄膜晶体管元件，其中该第三接面层包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金。
10、如权利要求8所述的薄膜晶体管元件，其中该第三接面层包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物。
11、如权利要求1所述的薄膜晶体管元件，其中该漏极包括银金属或其合金。
12、如权利要求11所述的薄膜晶体管元件，还包括一第四接面层介于该漏极与该半导体层间以及/或位于该漏极上方。
13、如权利要求12所述的薄膜晶体管元件，其中该第四接面层包括钛、钽、镍、铬、钨、钴、镁、钒或上述金属的合金。
14、如权利要求12所述的薄膜晶体管元件，其中该第四接面层包括钛氮化物、钽氮化物、钨氮化物、钛硅化物、钽硅化物或钨硅化物。
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- 2005-04-29 CN CNB2005100667919A patent/CN100573914C/zh not_active Expired - Fee Related
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