CN1670952A - 具有增层结构的晶圆级半导体封装件及其制法 - Google Patents
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- CN1670952A CN1670952A CNA2004100294891A CN200410029489A CN1670952A CN 1670952 A CN1670952 A CN 1670952A CN A2004100294891 A CNA2004100294891 A CN A2004100294891A CN 200410029489 A CN200410029489 A CN 200410029489A CN 1670952 A CN1670952 A CN 1670952A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000003475 lamination Methods 0.000 title 1
- 239000011521 glass Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 16
- 238000004806 packaging method and process Methods 0.000 claims description 62
- 239000003822 epoxy resin Chemical group 0.000 claims description 14
- 229920000647 polyepoxide Chemical group 0.000 claims description 14
- 229920001721 polyimide Chemical group 0.000 claims description 7
- 239000009719 polyimide resin Chemical group 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000007639 printing Methods 0.000 claims description 5
- 239000000741 silica gel Substances 0.000 claims description 5
- 229910002027 silica gel Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 229920001187 thermosetting polymer Polymers 0.000 claims description 4
- 238000005336 cracking Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 76
- 239000000084 colloidal system Substances 0.000 description 10
- 238000003466 welding Methods 0.000 description 10
- 230000004907 flux Effects 0.000 description 9
- 241000196324 Embryophyta Species 0.000 description 7
- 239000000306 component Substances 0.000 description 7
- 230000032798 delamination Effects 0.000 description 7
- 238000000576 coating method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003292 glue Substances 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229920000297 Rayon Polymers 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 1
- 241000482268 Zea mays subsp. mays Species 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种具有增层结构的晶圆级半导体封装件，其包括具贯穿孔的玻璃框架，至少一个收纳于该玻璃框架的贯穿孔中的芯片，填充于该芯片与玻璃框架的间隙中的低模数缓冲材料，形成于该芯片与玻璃框架上且与芯片电性连接的增层结构，以及多个焊设于该增层结构上以供该芯片与外界装置电性连接的导电组件；通过使用该玻璃框架及低模数缓冲材料，本发明的晶圆级半导体封装件无结构翘曲、碎裂及脱层的问题，且能有效薄化以符合薄型产品的需求；此外，本发明无须使用注胶模具而能降低封装成本，不易吸湿而能提高产品可靠度；本发明还进一步提供该晶圆级半导体封装件的制法。
Description
技术领域
本发明是关于一种晶圆级半导体封装件及其制法，特别是关于一种在芯片的作用表面(Active Surface)上形成增层结构，使供焊球植接的外露接点(External Contacts)外扩出该芯片作用表面的晶圆级半导体封装件及其制法。
背景技术
随着电子产品向轻薄短小的发展，电子产品核心组件的半导体封装件也朝小型化(Miniaturization)方向发展。本领域发展出的小型化半导体封装件的一种形态为芯片级封装件(Chip Scale Package，CSP)，其特征是这种芯片级封装件的尺寸等于或约大于芯片尺寸的1.2倍。
半导体封装件除尺寸上小型化外，也须提高集成度以及与电路板等外界装置电性连接用的输入/输出端(I/O Contact)的数量，才能符合电子产品在高性能与高处理速度上的需求。而增加输入/输出端数量的方式，一般是在芯片的作用表面上布设尽量多的焊垫(Bond Pads)，但芯片的作用表面上布设的焊垫数量必会受限于作用表面的面积及焊垫间的间距(Pitch)；为进一步在有限面积上布设更多数量的输入/输出端，出现了晶圆级封装件，如晶圆级芯片级封装件(Wafer Level CSP)。
晶圆级封装件使用一种导线重布技术(Redistribution LayerTechnology，RDL)，其在芯片的作用表面上形成介电层(DielectricLayer)，再在介电层上开孔以外露出芯片的作用表面上的焊垫，然后在该介电层上形成多条导线，使各该导线的一端电性连接至芯片上的焊垫，而另一端则形成接点(contact)，接着，在介电层上敷设拒焊剂层(Solder Mask Layer)，以覆盖住该导线及焊垫，最后，在该拒焊剂层中形成多个开孔(opening)，使该导线的接点能从对应的开孔外露出，供焊球焊接。这种运用导线重布技术形成的增层结构(Build-up Layer)虽能有效增加芯片与外界电性连接的输入/输出端数量，但是其仍受限于芯片的作用表面上的有限面积。
为进一步增加芯片对外电性连接的输入/输出端数量，解决方法是将输入/输出端的布设范围外扩(Fan-out)至芯片的作用表面外的区域。此种使增层结构延伸至芯片以外区域的半导体封装件，见美国第6,271,469号专利，如图7所示，该第6,271,469号专利所揭示的半导体封装件6是使芯片60包覆在经模压程序(Molding Process)形成的胶体62中，该芯片60的作用表面602在胶体62形成后外露出该胶体62的表面622，增层结构64(由介电层642、导线644及拒焊剂层646构成)则形成于该芯片60的作用表面602及胶体62的表面622上，该增层结构64通过导线644与芯片60的焊垫604电性连接，以在焊球66植接至该增层结构64上并与导线644电性连接后，该芯片60能通过焊球66与外界电性连接。
该半导体封装件6的结构虽能提供较大的输入/输出端的布设面积，从而能增加输入/输出端数量，但是该胶体62并非形成于硬度较高的基板(Substrate)上，且中间嵌置芯片60的部位比周围未嵌置芯片的部位薄，所以在后续制程的温度循环中易发生翘曲，并因应力集中的影响，在标号为624的地方往往有碎裂(Crack)现象产生；同时，由于芯片60大致被胶体62包覆，会因两者热膨胀系数(Coefficient ofThermal Expansion，CTE)的差异大，导致芯片60与胶体间的脱层(Delamination)，而影响制成品的品质。
为解决前述美国第6,271,469号专利的半导体封装件的缺点，美国第6,498,387号专利提供一种以玻璃板承载芯片的半导体封装件。如图8所示，该半导体封装件7是将芯片70粘置在玻璃板71上，然后，在芯片70上涂布环氧树脂层(Epoxy)72，将该芯片70包覆后，在该环氧树脂层72中开孔以外露出芯片70上的焊垫702，接着，在该环氧树脂层72上形成多条与该焊垫702电性连接的导线73，再于该环氧树脂层72上敷设拒焊剂层74以覆盖住该导线73，然后，在该拒焊剂层74上开孔以外露出部分的导线73，供焊球75植接至外露的导线72上。
该美国第6,498,387号专利以玻璃板71作为芯片70的承载件，利用该玻璃板71质硬的特性，可解决第6,271,469号专利的胶体翘曲及碎裂的问题，且因玻璃板71与芯片70的CTE相近，所以也无上述CTE差异而造成脱层的问题；然而，该芯片70乃粘置在玻璃板71上，使第6,498,387号专利的半导体封装件7的整体厚度是芯片70、玻璃板71及形成于该芯片70上的增层结构的厚度之和，令半导体封装件7无法有效薄化以符合要求。此外，该芯片70被环氧树脂层72完全包覆，往往会因芯片70与环氧树脂层72在热膨胀系数(CTE Mismatch)上的差异而在后续制程的温度循环中，导致芯片70受热应力的影响而发生裂损。同时，该环氧树脂层72的侧面720直接曝露于大气中，会因环氧树脂本身的吸湿性高，导致外界的水气经由环氧树脂层72而积聚在芯片70的作用表面上，故会导致气爆(Popcorn)问题，更进一步地使制成品的可靠度无法提高。
由上可知，该第6,271,469及6,498,387号专利的半导体封装件均存有若干急待解决的问题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种无翘曲、碎裂与脱层问题、且能提高可靠度的具有增层结构的晶圆级半导体封装件。
本发明的另一目的在于提供一种能有效薄化以满足需求的具有增层结构的晶圆级半导体封装件。
本发明的再一目的在于提供一种无须使用注胶模具而能降低封装成本的具有增层结构的晶圆级半导体封装件的制法。
本发明的又一目的在于提供一种不易吸湿而能提高产品可靠度的具有增层结构的晶圆级半导体封装件。
为达成上述及其它目的，本发明提供一种具有增层结构的晶圆级半导体封装件，其包括：开设有至少一贯穿孔的硬质框架；至少一个容设在该硬质框架中的芯片，且该芯片与硬质框架间形成有间隙；用于填充该间隙的低模数缓冲材料；形成于该芯片与硬质框架上的增层结构，使该增层结构与芯片形成电性连接关系；以及多个与该增层结构电性连接的导电组件。
该芯片与硬质框架的厚度相同时，该芯片的非作用表面(InactiveSurface，相对于芯片与增层结构电性连接的作用表面来说)外露出该半导体封装件，可供散热片(Heat Sink或Heat Spreader)与该非作用表面粘接，以由该散热片将芯片工作时产生的热量直接逸散至外界，从而能提高散热效果。该芯片的厚度略小于硬质框架时，该低模数缓冲材料则能覆盖住该芯片的非作用表面，以提供该芯片较佳的保护效果。
该增层结构如上述第6,271,469及6,498,387号美国专利所揭示，是由至少一个介电层，多个形成于该介电层上、并与芯片的作用表面上的焊垫电性连接的导线，以及涂覆于该介电层与导线上且形成有供导电组件与导线电性连接的开孔的拒焊剂层构成。
本发明同时提供一种具有增层结构的晶圆级半导体封装件的制法，其包括下列步骤：准备具有多个呈数组方式排列的贯穿孔的硬质框架并放置在承载用的卡具中；将至少一个芯片经由对应的贯穿孔而置放在该承载用的卡具上，且该芯片周侧与硬质框架间保持有预设的间隙；在该间隙内填充低模数缓冲材料，使该芯片与硬质框架被该低模数缓冲材料隔开；烘烤该缓冲材后，将该承载用的卡具与硬质基板分离；形成与该芯片电性连接的增层结构；在该增层结构中植设多个与该增层结构电性连接的导电组件，以供该芯片借由该导电组件与外界装置电性连接；以及进行切单程序(Singulation)以形成多个具有增层结构的晶圆级半导体封装件。
本发明提供的另一制法包括以下步骤：将由多个成数组方式排列的具有贯穿孔的硬质框架所构成的模块板置入承载用卡具的收纳槽内，且令该承载用卡具上所粘接的多个芯片分别收纳于对应的该硬质框架的贯穿孔中，并在该芯片与对应的硬质框架间形成预设的间隙；将低模数缓冲材料填充在该间隙中，使该芯片与硬质框架被该低模数缓冲材料分隔开；将该收纳有芯片的模块板与承载用卡具分离；形成增层结构在该模块板及芯片上，并使该芯片与增层结构电性连接，且令多个导电组件电性连接至该增层结构；以及进行切单作业以形成该具有增层结构的晶圆级半导体封装件。
此外，须知本发明中的「硬质框架」定义为以现有的化工材料制成的框架，在高温下或温度循环(Temperature Cycle)中不会产生翘曲变形的现象；低模数缓冲材料则定义为具有热弹性效果(Thermoelastic)、且热膨胀系数低的材料。
综上所述，本发明的晶圆级半导体封装件及其制法，能够提供无翘曲、无碎裂与无脱层问题以及能提高可靠度的具有增层结构的封装件，能有效生产出薄化的产品以满足需求，无须使用注胶模具而能降低封装成本，同时具有不易吸湿且能提高产品可靠度的特点。
附图说明
图1是本发明实施例1的晶圆级半导体封装件的剖视图；
图2A至图2G是图1所示的晶圆级半导体封装件的制法的步骤流程示意图；
图3A至图3D是图1所示的晶圆级半导体封装件在形成增层结构前的步骤的另一实施形态的流程示意图；
图4是本发明实施例3的晶圆级半导体封装件的剖视图；
图5是本发明实施例4的晶圆级半导体封装件的剖视图；
图6是本发明的晶圆级半导体封装件所使用的硬质框架的另一实施形态的正视图；
图7是美国第6,271,469号专利的剖视图；以及
图8是美国第6,498,387号专利的剖视图。
具体实施方式
实施例1
以下配合附图详细说明本发明的具有增层结构的晶圆级半导体封装件及其制法。
如图1所示，本发明的具有增层结构的晶圆级半导体封装件1主要由具有贯穿孔100的硬质框架10、容置于该硬质框架10的贯穿孔100中的芯片11、填充在该硬质框架10及芯片11间的低模数缓冲材料12、形成于该硬质框架10及芯片11上的增层结构13以及植接于该增层结构13上的多个焊球(即上述的导电组件)14构成。
该硬质框架10由玻璃材料、金属材料(如铜金属等)、热固性材料(如聚酰亚胺树脂(Polyimide Resin)、BT树脂(Bismaleimide Triazine Resin)、及FR-4等材料制成，该硬质框架10由于在高温环境或制程中的温度循环下不会产生翘曲变形，所以用它作为晶圆级半导体封装件1的主体(Primary Structured body)，封装完成的晶圆级半导体封装件就无翘曲问题，且其硬质特性不会发生如第6,271,469号美国专利所述的胶体在容置芯片凹槽的角端易产生裂损(Crack)的问题。该硬质框架10的贯穿孔100贯穿该硬质框架10的第一表面101及相对的第二表面102，且应该形成于该硬质框架10的中央部位。
该芯片11则具有形成有电子组件(Electronic Components)及电子电路(Electronic Circuits)的作用表面110以及相对于该作用表面110的非作用表面111，该芯片11收纳于硬质框架10的贯穿孔100中时，使其作用表面110与硬质框架10的第一表面101共平面，使其非作用表面111与硬质框架10的第二表面102共平面，也就是，此时芯片11与硬质框架10具有相同的厚度；同时，该芯片11置于该硬质框架10的贯穿孔100中时，该芯片11与硬质框架10相隔有一间隙，使两者不致接触。此外该芯片11的作用表面110上还形成有多个焊垫112。
该低模数缓冲材料12是低模数的如聚酰亚胺树脂、硅胶、环氧树脂等材质，在填充于该芯片11与硬质框架10间的间隙后，其具有弹性的特点，能成为芯片11与硬质框架10间的缓冲介质，以在制程的温度循环中，因硬质框架10与芯片11间热膨胀系数上的差异所产生的硬质框架10对芯片11产生的热应力，能被该低模数缓冲材料12有效释放，使芯片11无碎裂及脱层的问题，所以能提高本发明的晶圆级半导体封装件1制成品的优良率与可靠度。
该增层结构13主要是由敷设于该芯片11以及硬质框架10上的介电层130、多条形成于该介电层130上并与芯片11上的焊垫112电性连接的导线131以及用于覆盖该介电层130与导线131的拒焊剂层132构成。由于该增层结构13及其形成方式为现有技术，故在此不再赘述。同时，该增层结构13根据需要能在该介电层130及导线131上再形成至少一个介电层与多条导线(图未标)。
图2A至图2G是上述晶圆级半导体封装件1制法的步骤示意图。
参照图2A，本发明实施例1的晶圆级半导体封装件制法的第一步骤是准备由玻璃材料制成的模块板10′，其包括有多个中央具有矩形贯穿孔100的硬质框架10(以虚线隔开)，且每一硬质框架10具有第一表面101及相对的第二表面102。
参照图2B，将该模块板10′置放至承载用的卡具16的收纳槽160中，该承载用的卡具16开设有通连至其收纳槽160的通孔161，每一该通孔161的开设位置是在对应模块板10′的贯穿孔100的中央。
参照图2C，在每一贯穿孔100中放置一芯片11，芯片11的置放方式是令芯片11的作用表面110朝下面对卡具16的通孔161，其非作用表面111则朝上外露于大气中。同时，该芯片11的厚度设为与该模块板10′的厚度相同，所以芯片11置入贯穿孔100中而承载于该模块板10′上时，该非作用表面111乃与各硬质框架10的第二表面102共平面。此外，该贯穿孔100的截面积大于该芯片11的面积，因而，芯片11置入贯穿孔100时，该芯片11的周侧与贯穿孔100的孔壁间不会接触，而是形成有预设的间隙S。再有，芯片11经由贯穿孔100而承载于卡具16的预定位置上后，随即将通孔161内的空气排出而令各该芯片11真空吸附在该承载用卡具16上。
参照图2D，由于该模块板10′具有作为网板印刷(Screen Printing)用的网板的功能，故在无须另行使用网板的情况下，用网板印刷方式的刮刀1 5将如硅胶、环氧树脂或聚酰亚胺等的低模数缓冲材料12，填充入各芯片11与硬质框架10间的间隙S，也就是，该芯片11即被低模数缓冲材料12与硬质框架10分隔开。
参照图2E，在适当烘烤该低模数缓冲材料12(图未标)后，即将该收纳有芯片11的模块板10′与卡具16分离。
参照图2F，在各该硬质框架10的第一表面101及芯片11的作用表面110上涂布介电层130，再以现有方式，包括但不限于如光微影技术(Photolithographic Technique)及激光钻孔(Laser Drilling)等，在对应于芯片11的作用表面110上的焊垫112位置开设穿孔(图未标)；然后，以任何现有方式，包括但不限于如光微影技术，在该介电层130上形成多条图案化(Patterned)导线131，使各该导线131的一端经由介电层130的穿孔与芯片11上的焊垫112电性连接，以从该焊垫112朝外延伸出该芯片11的周侧，且令各该导线131的另一端形成连接端(ContactTerminal)(图未标)；接着，在该导线131与介电层130上敷设拒焊剂层132，再以任何现有方式开设多个开孔(图未标)以外露出各该导线131的连接端，供多个焊球14分别植接至该导线131的连接端上，使各该焊球14与由该介电层130、导线131及拒焊剂层132构成的增层结构13形成电性连接关系。该焊球14本身的材质及植接至增层结构13上的方式都是现有技术，故不再叙述。
最后，如图2G所示，以任何现有的方式进行切单作业(Singulation)，以形成如图1所示的晶圆级半导体封装件1。
由上述可知，本发明的晶圆级半导体封装件1的芯片11与硬质框架10间被低模数缓冲材料12分隔开，故该硬质框架10在制程的温度循环中所产生的热应力会被该低模数缓冲材料12有效释放。同时，以硬质框架10作为该晶圆级半导体封装件1的主结构组件，无须如现有技术以封装化合物(Molding Compound)包覆芯片，能简化封装制程，避免现有的由封装化合物形成的胶体(Encapsulant)易产生翘曲并导致芯片碎裂及脱层的问题；该硬质框架10还能作为以网版印刷方式在芯片11与硬质框架10间的间隙S填充低模数缓冲材料12时所须的网板，使本发明的制法能省掉网板的使用，故能节省网板的制作成本及资材管理成本，进而降低封装成本。
此外，本发明的晶圆级半导体封装件1的芯片11收纳于该硬质框架10内，所以该晶圆级半导体封装件1的高度是硬质框架10、增层结构13及焊球14的高度之和，显然比第6,498,387号美国专利所揭示的封装件的高度(其是玻璃载片、芯片、增层结构及焊球四者的高度和)小，使本发明的晶圆级半导体封装件1能符合薄化的需求。因而，若要进一步薄化本发明的晶圆级半导体封装件1，则能在如图2D所示的步骤完成后，对各该硬质框架10的第二表面102、芯片11的非作用表面111及低模数缓冲材料12外露的表面，以任何现有方式，包括但不限于如机械研磨的方式，进行研磨作业(Grinding)，以将硬质框架10、芯片11及低模数缓冲材料12的厚度降低。由于研磨作业为现有技术，故在此不进行详细叙述。
实施例2
本发明实施例2要揭示的制法与上述实施例1的制法大致相同，故仅将不同处配合附图进行说明。
参照图3A，准备由多个成数组方式排列的硬质框架20构成的模块板20′，各硬质框架20也具有矩形贯穿孔200、第一表面201及相对的第二表面202；同时，准备具有收纳槽260的承载用卡具26，在该收纳槽260的底面上粘贴胶片27，并在该胶片27上的预设位置粘置多个芯片21，且该胶片27的材质选用与承载用卡具26间的粘着力大于与芯片21及模块板20′间的粘着力的材料。
参照图3B，将该模块板20′置入该承载用卡具26的收纳槽260中，以使该模块板20′粘置在该胶片27上，同时，令胶片27上的芯片21分别对应并收纳于各硬质框架20的贯穿孔200，且令芯片21与硬质框架20间形成间隙S。
参照图3C，将该模块板20′作为网板，以网板印刷方式的刮刀15将低模数缓冲材料材22填充入芯片21与硬质框架20的间隙S中，以令该芯片21与硬质框架20被低模数缓冲材料22分隔开。同时，所使用的低模数缓冲材料22的材质与胶片27间的粘着力须小于承载用卡具26与胶片27间的粘着力。
参照图3D，在该低模数缓冲材料22烘烤完成后，将该收纳有芯片21的模块板20′与该承载用卡具26分离，由于该承载用卡具26与胶片27间的粘着力，大于该模块板20′、芯片21及低模数缓冲材料22与胶片27间的粘着力，故模块板20′与承载用卡具26分离后，该胶片27仍会粘附在该承载用卡具26上，不会随模块板20′脱离。
其余形成增层结构、植球、切单等步骤与实施例1中所述的相同，且制成品也相同，故不另叙述。
实施例3
图4是本发明实施例3的晶圆级半导体封装件的剖视图。该实施例3的晶圆级半导体封装件3的结构与上述实施例1大致相同，其不同处在于，其芯片31的厚度小于硬质框架30的厚度，所以在以网板印刷方式将低模数缓冲材料32填充入芯片31与硬质框架30的间隙时，该低模数缓冲材料32就会覆盖住芯片31的非作用表面311，使该芯片31除其作用表面3 10外都被该低模数缓冲材料32包覆。如此，会降低硬质框架30与芯片31在厚度一致上的精密度要求，故要令芯片31的厚度小于硬质框架30的厚度时，两者的差距应该在0.05至0.5mm，但以0.1mm较好。
实施例4
图5是本发明实施例4的晶圆级半导体封装件的剖视图。该实施例4的晶圆级半导体封装件4的结构与实施例1大致相同，其不同处在于，为增进散热效率，在该芯片41外露的非作用表面411及硬质框架40的第二表面402上涂布导热性粘胶48，然后将散热片49粘置在该导热性粘胶48上，供芯片41产生的热量通过该散热片49直接逸散至大气中。
实施例5
图6是本发明的晶圆级半导体封装件所使用的硬质框架的另一实施形态的正视图。该实施例5所揭示的硬质框架50与上述各实施例中大致相同，其不同处在于，为进一步避免应力集中而导致硬质框架50在贯穿孔500的角端500′发生碎裂，对该贯穿孔500的角端500′进行圆角化处理，以有效释放应力的集中效应，避免硬质框架50发生裂损(Crack)。
Claims (27)
1.一种具有增层结构的晶圆级半导体封装件，其特征在于，该半导体封装件包括：
硬质框架，其具有一贯穿孔；
至少一芯片，其收纳于该硬质框架的贯穿孔中，并与该硬质框架间形成有间隙；
低模数缓冲材料，其填充在该芯片与硬质框架间所形成的间隙中；
增层结构，其形成于该硬质框架及芯片上，并与该芯片形成电性连接关系；以及
多个导电组件，其电性连接至该增层结构，供该芯片与外界装置电性连接。
2.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架的厚度与该芯片的厚度相同。
3.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架的厚度大于该芯片的厚度。
4.如权利要求3所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架与芯片间的厚度差宜为0.05至0.5mm。
5.如权利要求3所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架与芯片间的厚度差宜为0.1mm。
6.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该芯片的非作用表面外露于大气中。
7.如权利要求6所述的具有增层结构的晶圆级半导体封装件，其特征在于，该芯片的非作用表面上还可接设散热片。
8.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该芯片的非作用表面被该低模数缓冲材料所覆盖。
9.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该贯穿孔是矩形孔。
10.如权利要求9所述的具有增层结构的晶圆级半导体封装件，其特征在于，该贯穿孔的角端被圆角化。
11.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架是由玻璃材料、金属材料及热固性材料组成的组群中的一种制成。
12.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该低模数缓冲材料是选自硅胶、环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
13.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该导电组件是焊球。
14.一种具有增层结构的晶圆级半导体封装件的制法，其特征在于，该制法包括下列步骤：
准备一个由多个成数组方式排列的具有贯穿孔的硬质框架所构成的模块板；
将该模块板置入承载用卡具所形成的收纳槽中；
在每一贯穿孔中置入至少一个芯片，使之承载于该承载用卡具上，且令该芯片与模块板的对应硬质框架间形成有预设的间隙；
将低模数缓冲材料填充至该间隙中，使该芯片与硬质框架被该低模数缓冲材料分隔开；
将该模块板与承载用卡具分离；
形成增层结构在该模块板与芯片上，并使该增层结构电性连接至该芯片，且令多个导电组件导电连接至该增层结构；以及
进行切单作业以形成该具有增层结构的晶圆级半导体封装件。
15.如权利要求14所述的制法，其特征在于，该低模数缓冲材料是以该模块板为网板，以网板印刷方式填入芯片与硬质框架间的间隙。
16.如权利要求14所述的制法，其特征在于，在芯片与硬质框架的厚度相同时，该芯片的非作用表面外露出该低模数缓冲材料。
17.如权利要求14所述的制法，其特征在于，在芯片的厚度小于该硬质框架的厚度时，该芯片的非作用表面被该低模数缓冲材料覆盖。
18.如权利要求14所述的制法，其特征在于，该硬质框架由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
19.如权利要求14所述的制法，其特征在于，该低模数缓冲材料是硅胶、环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
20.如权利要求14所述的制法，其特征在于，该导电组件是焊球。
21.一种具有增层结构的晶圆级半导体封装件的制法，其特征在于，该制法包括下列步骤：
将由多个成数组方式排列的具有贯穿孔的硬质框架所构成的模块板置入承载用卡具的收纳槽内，且令该承载用卡具上所粘接的多个芯片分别收纳于对应的该硬质框架的贯穿孔中，并在该芯片与对应的硬质框架间形成预设的间隙；
将低模数缓冲材料填充在该间隙中，使该芯片与硬质框架被该低模数缓冲材料分隔开；
将该收纳有芯片的模块板与承载用卡具分离；
形成增层结构在该模块板及芯片上，并使该芯片与增层结构电性连接，且令多个导电组件电性连接至该增层结构；以及
进行切单作业以形成该具有增层结构的晶圆级半导体封装件。
22.如权利要求21所述的制法，其特征在于，该低模数缓冲材料是以该模块板为网板，以网板印刷方式填入芯片与硬质框架间的间隙。
23.如权利要求21所述的制法，其特征在于，在芯片与硬质框架的厚度相同时，该芯片的非作用表面外露出该低模数缓冲材料。
24.如权利要求21所述的制法，其特征在于，在芯片的厚度小于该硬质框架的厚度时，该芯片的非作用表面被该低模数缓冲材料覆盖。
25.如权利要求21所述的制法，其特征在于，该硬质框架由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
26.如权利要求21所述的制法，其特征在于，该低模数缓冲材料选自由硅胶、环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
27.如权利要求21所述的制法，其特征在于，该导电组件是焊球。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100294891A CN1316611C (zh) | 2004-03-19 | 2004-03-19 | 具有增层结构的晶圆级半导体封装件及其制法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100294891A CN1316611C (zh) | 2004-03-19 | 2004-03-19 | 具有增层结构的晶圆级半导体封装件及其制法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1670952A true CN1670952A (zh) | 2005-09-21 |
| CN1316611C CN1316611C (zh) | 2007-05-16 |
Family
ID=35042096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100294891A Expired - Fee Related CN1316611C (zh) | 2004-03-19 | 2004-03-19 | 具有增层结构的晶圆级半导体封装件及其制法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1316611C (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452330C (zh) * | 2006-01-06 | 2009-01-14 | 日月光半导体制造股份有限公司 | 具有光学组件的半导体封装结构及其封装方法 |
| CN101567322B (zh) * | 2008-04-21 | 2010-11-17 | 南茂科技股份有限公司 | 芯片的封装结构及其封装方法 |
| CN104412382A (zh) * | 2012-07-05 | 2015-03-11 | 三菱电机株式会社 | 半导体装置 |
| CN105390455A (zh) * | 2014-08-20 | 2016-03-09 | 台湾积体电路制造股份有限公司 | 用于晶圆级封装件的互连结构及其形成方法 |
| CN105470209A (zh) * | 2014-08-29 | 2016-04-06 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN108538731A (zh) * | 2017-03-03 | 2018-09-14 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
| CN110783205A (zh) * | 2018-11-23 | 2020-02-11 | 北京比特大陆科技有限公司 | 芯片封装的方法、芯片和芯片封装组件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277672B1 (en) * | 1999-09-03 | 2001-08-21 | Thin Film Module, Inc. | BGA package for high density cavity-up wire bond device connections using a metal panel, thin film and build up multilayer technology |
| US20020070443A1 (en) * | 2000-12-08 | 2002-06-13 | Xiao-Chun Mu | Microelectronic package having an integrated heat sink and build-up layers |
| TW557521B (en) * | 2002-01-16 | 2003-10-11 | Via Tech Inc | Integrated circuit package and its manufacturing process |
| CN2591779Y (zh) * | 2002-12-20 | 2003-12-10 | 台湾典范半导体股份有限公司 | 无引脚半导体组件 |
-
2004
- 2004-03-19 CN CNB2004100294891A patent/CN1316611C/zh not_active Expired - Fee Related
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| CN105390455B (zh) * | 2014-08-20 | 2018-04-20 | 台湾积体电路制造股份有限公司 | 用于晶圆级封装件的互连结构及其形成方法 |
| CN105470209A (zh) * | 2014-08-29 | 2016-04-06 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN108538731A (zh) * | 2017-03-03 | 2018-09-14 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
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| CN110783205A (zh) * | 2018-11-23 | 2020-02-11 | 北京比特大陆科技有限公司 | 芯片封装的方法、芯片和芯片封装组件 |
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|---|---|
| CN1316611C (zh) | 2007-05-16 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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