CN1663040A - 层组合及制造层组合之方法 - Google Patents
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Abstract
本发明系相关于一层组合以及产生一层组合之方法。该层组合系具有配置于一基板上并且包括一第一次区域以及一第二次区域的一层,其中,该第一次区域系包括可分解材质,以及该第二次区域系紧接于该第一次区域而配置,且系具有包括一非可分解材质的一有用结构(useful structure),再者,该层组合系亦具有一覆盖层,位在包括可分解材质以及该有用结构之该层上,而该层组合系以该可分解材质可以自该层组合被移除的方式而加以设计。
Description
技术领域
本发明涉及一种层组合、及其制造方法。
背景技术
在半导体技术中的许多应用皆需要电绝缘层,特别是在集成电路的形成期间。若是绝缘层被形成于亦包含有导电区域,特别是,互连,的一集成电路中时,则一耦合电容(coupling capacitance)即会产生于相邻的互连以及配置于其间的一介电层之间。具有介电质之一相对介电常数ε之电容的两个平行互连,其相互毗邻之表面,由A所代表,并彼此相距一距离d,系符合下式:
C=εA/d 方程式(1)
随着硅微电子的不断微型化,亦即,随着相邻互连间之距离d的不断减少,则会造成一高耦合电容C,特别是,若是该等彼此毗邻之互连的该等表面A很大时,亦即,若是该等互连在集成电路中彼此平行覆盖一相当长的长度时。
而随着一集成电路的不断微型化,有关耦合电容的问题也不断的增加。一信号在一互连中的传播时间系会随着耦合电容的上升而增加,这是因为,此传播时间乃是由0hm电阻R以及电容C之乘积(已知为RC延迟)所决定.
正如可由方程式(1)看出,对于固定的结构尺寸A,d而言,若是该绝缘材质之相对介电常数ε被降低时,则其系有可能降低一耦合电容C,因此,其系试图使用具有一低相对介电常数ε(其系已知为“低k材质”)作为在集成电路中之绝缘层的材质。
而具有一大约4.0之相对介电常数的非晶二氧化硅(SiO2),其系通常被使用作为用于电耦合相关于彼此之金属互连的介电质。
但高阶半导体芯片(0.18μm技术或更低)的效能系会不利地受到该等互连之该RC延迟之一渐增地严重程度的影响,因此,二氧化硅系不再适合作为未来高效能需求的介电材质。
根据0.13μm技术生产以及更低,典型地具有少于3之介电常数的低k介电质被使用地机会越来越多,这些介电质的例子系包括,SiLKTM具有k≈2.7,OxD(oxazole dielectric,噁唑介电质)具有k≈2.5,Black DiamondTM(黑钻石)具有k≈2.9,CoralTM(珊瑚)具有k≈2.9。
更进一步地,其系有可能藉由在“低k材质”中导入洞穴来降低电绝缘层之该相对介电常数,这是由于一(真空)洞穴在理想条件下系具有k=1的k数值,而多孔材质的k数值则会以形成洞穴或孔洞之体积比例之一函数的形式进行减少。对于未来的技术生产而言,对于孔洞材质的使用将会不断地增加,例如,举例而言,多孔SiLKTM具有k≈2.2,多孔OxD具有k≈2.1,Nanoglass(奈米玻璃)具有k≈2.2,或JSR-LKD(由JSR公司所产生的低k介电质)具有k≈2.2。
但即使是低k材质也依然与理论理想值k=1(真空或大约为空气)相去甚远。
而由参考文献[1],[2]可知,可以在互连之间使用已知为空气间隔(airgap)者,亦即,不具有固体材质的中间区域,来作为中间介电质。然而,此已知的结构特别是在以二氧化硅之非保角(non-conformal)沉积或一CVD(化学气相沉积)低k材质(SiOC)作为基础时具有缺点,虽然,在此方法中,其系有可能形成空气间隔,但是二氧化硅或SiOC却会部分地被保留住,也因此,可以达到的有效介电常数仅是稍微地低于数值k=2。
参考文献[3]系揭示一铜/空气孔洞结构,而其系利用一牺牲聚合物以及一氧化硅层所产生。
参考文献[4]系揭示产生一半导体构件之方法,而在该半导体构件之中,具有孔洞之一层系被形成在形成于一基板上之互连之上,且位在该等互连之间的材质系透过该等孔洞而加以排出。
参考文献[5]系揭示一种具有在一基板上之互连以及在该等互连上之一多孔层的层组合,其中,在该等互连之间的牺牲结构的材质系透过该多孔层而进行蒸发以及排放。
参考文献[6]则是揭示一种在介电质以及导电线路之间具有空气孔洞的集成电路。
发明内容
本发明之基础系在于,如何提供一层组合,且在该层组合中,一有用结构之构件的一寄生电容系相较于习知技术而加以降低的问题。
该问题系藉由一层组合、以及藉由产生具有在独立权利要求中所述之特征的一层组合之方法而加以解决。
根据本发明的该层组合系包括配置于一基板上并且包括一第一次区域以及一第二次区域的一层,其中,该第一次区域系包括可分解材质,以及该第二次区域系紧接于该第一次区域而配置,并且,系具有包括一非可分解材质的一有用结构(useful structure),再者,该层组合系亦包括一覆盖层,位在包括可分解材质以及该有用结构之该层上,而该层组合系以该可分解材质可以自该层组合被移除的方式而加以设计。
此外,本发明系提供一种用于产生一层组合的方法,其中包括一第一次区域以及一第二次区域的一层系被形成于一基板之上,且其中,该第一次区域系包括可分解材质,以及该第二次区域系紧接于该第一次区域而配置,并且系具有包括一非可分解材质的一有用结构(useful structure),另外,一覆盖层系形成于包括可分解材质以及该有用结构之该层上,而该层组合系以该可分解材质可以自该层组合被移除的方式而加以设计。
很清楚地,本发明系产生一种具有一镶嵌于两层之间并且包括可分解材质以及一有用结构之一层的层组合,而该有用结构,举例而言,系可以包括一集成电路的互连,寄生电容系可以发生于该有用结构之互连之间,并且,依照方程式(1),这些电容的强度系会随着配置于该等互连之间的该可分解材质的该相对介电系数的程度而增加。再者,根据本发明,该可分解材质结合该覆盖层系以该可分解材质可以藉由对该层组合之适当处理而进行热分解或蒸汽化的方式加以设计,在此方法中,该可分解材质系较佳地藉由通过该覆盖层的扩散而自该层组合加以移除,而在此性质上的处理之后,在该有用结构之构件之间的区域即不会有现在已经分解的可分解物质,因此,在理想条件之下,系可以获得ε=1的一相对介电系数。在此方法中,RC延迟系会显著地被降低,而这是由于依照方程式(1),该电容C系已经被降低的关系,此外,在此方法中,在该信号传播时间维持常数的同时,相邻的互连系有可能配置地更靠近彼此,而此系与在半导体技术中倾向朝向微型化的作法一致,所以,在互连,特别是在一集成电路之金属化层面中之互连,之间的寄生电容耦接系会依照本发明而被降低,是以,本发明系避免了复杂地形成气孔、或复杂地图案化一介电层以产生洞穴的需要。
明显地,配置于一金属层面之该等互连之间的介电材质系可以被移除,而该等互连系藉由一层(覆盖层或基板)而于垂直方向的两侧之上机械地进行稳定,理想上,至少该覆盖层系由对配置于其间之该层的该分解产物为可渗透、并较佳地为一低k材质的材质而制成。
本发明之较佳实施例将揭示于附属权利要求之中。
该层组合系较佳地包括一中间层,位于该基板以及该包括可分解材质以及有用结构之该层间,该中间层系可由低k材质所制成,及/或可以利用该有用结构之材质系受到保护以避免由于该中间层之功能而扩散出该层组合的方式加以设计。
较佳地是,该基板系可以包括硅,并且,系特别地可以是硅晶圆或硅芯片,如此的结果是,对该层组合之处理系可以并入在硅微电子学所使用之标准程序之中。
该覆盖层及/或该中间层系可以由介电材质所制成,特别地是,该覆盖层及/或该中间层系可以包括氧化硅,氮化硅,SiLK,多孔SiLK,噁唑(oxazole),多孔噁唑(oxazole),黑钻石(Black Diamond),珊瑚(Coral),奈米玻璃(Nanoglass),JSR LKD,聚苯并噁唑(polybenzoxazoles),聚苯胼咪唑(polybenzimidazoles),聚硫亚氨(polyimides),聚喹啉(polyquinolines),聚喹喔啉(polyquinoxalines),聚亚芳香基(polyarylenes),及/或聚亚芳香醚(polyarylenethers)。
该层组合之该覆盖层系较佳地以其对已经分解之可分解材质系为可渗透的方式而加以设计,再者,该覆盖层系较佳地以其于一分解程序被实行时会受到保护以免于被破坏或受损的方式而加以设计,特别地是,该覆盖层系应该受到保护,以避免在加热至温度范围大约250℃至大约400℃期间之热分解或热伤害,此温度范围系典型地为一热分解程序用来分解该可分解材质的温度,然而,精确地分解温度系取决于在个别例子中所选择的材质。
该有用结构系可以由一导电材质所制成,特别地是,由铝及/或铜及/或一介电材质,例如,二氧化硅(SiO2),氮化硅(Si3N4),或陶瓷材质。铜系特别地适合于一集成电路的互连,因为其系具有一非常低的欧姆电阻,而如此的结果是,该RC延迟系可以维持在一低的程度,而铝系可以被沉积为平坦形式然后进行图案化,或是亦可以利用一双镶嵌程序(Damascene process)而进行处理。若是铜被用作为该有用结构的材质时,则其系较具优势地藉由,首先,沉积以及图案化一介电层,然后将铜材质导入利用双镶嵌程序而没有介电材质之区域之中,以形成一铜结构,而较佳地是,此型态的一层顺序系可以利用一CMP(化学机械研磨)程序而进行平坦化,但应该要特别强调地是,在一有用结构系由一电绝缘或介电材质所制成的例子中,一导电钝化层系至少于该有用结构以及该覆盖层之间为非必要。
较佳地是,该可分解材质系为可热分解,亦即,可以藉由在一预定化学媒介(举例而言,在包括氩、氮之保护气体大气、或真空)中,加热至一预设温度并持续一预定时间而自该层组合加以移除,而该所需要的分解温度则系主要取决于用于该热可分解层之材质的选择,再者,该分解温度系可以藉由利用用于该可热分解结构之不同材质成分的混合而进行修饰,并且,其系亦有可能藉由调整在热分解中所使用之其它程序参数(例如,周围温度等)而影响所需要的分解温度。
或者,该可分解材质系亦可以藉由除了热以外的其方式进行分解。举例而言,若是该可分解材质系于一适当波长范围(例如,UV辐射)内具有充分吸收电磁辐射的特质时,以及若该覆盖层对于此型态之电磁辐射的吸收足够低时,则该可分解层系可以藉由将电磁辐射发射至根据本发明之该层组合之上而进行分解。
适合用于该可分解材质之材质或材质种类系为,聚酯(polyester),(占优势地脂肪族)聚醚(polyether),例如,聚乙烯乙二醇(polyethyleneglycol),聚丙烯乙二醇(polypropyleneglycol),聚乙烯氧化物(polyethyleneoxide),或聚丙烯氧化物(polypropyleneoxide)。再者,聚丙烯酸酯(polyacrylates),聚甲基丙烯酸酯(polymethacrylates),聚缩醛(polyacetals),聚缩酮(polyketals),聚碳酸酯(polycarbonates),聚氨酯(polyurethanes),聚醚酮(polyetherketones),环脂族聚合物(cycloaliphatic polymers),例如,聚降冰片烯(polynorbornene),占优势地脂肪族聚酰胺树酯(aliphatic polyamides),Novolaks(酚醛树脂),聚乙烯酚(polyvinylphenols),以及环氧化合物(epoxy compounds)系亦为适合。在此所饮用之材质种类之共聚物以及三元共聚物系亦适合于使用。
该可分解材质系较佳地为光敏感、或光可图案化,例如,举例而言,一光阻。
特别地是,一光可图案化光阻系可以是下列结合的其中之一:一基础聚合物(base polymer)以及一感光成分、或光酸。
所使用的聚合物系为:聚丙烯酸酯(polyacrylates),聚甲基丙烯酸酯(polymethacrylates),聚缩醛(polyacetals),聚缩酮(polyketals),具有顺丁烯二酸酐(maleic anhydride)(例如,苯乙烯/顺丁烯二酸酐)之共聚物,脂肪族,芳香族,或具有叔丁酯(tert-butyl ester)[(COOC(CH3)3)],例如,甲基丙烯酸叔丁酯(tert-butyl methacrylate),或是具有环脂肪族聚合物。
叔丁氧基羰基氧群(tert-butoxycarbonyloxy groups)[(OCOO(CH3)3)],例如,叔丁氧基羰基氧苯乙烯(tert-butoxycarbonyloxystyrene)(=t-BOC-vinylphenol)。
适合之感光成分的例子系为重氮酮(diazoketones),重氮苯醌(diazoquinones),三苯基硫盐(triphenylsulphonium salts),或二苯基硫盐(diphenylsulphonium salts)。
用于介电材质、光阻、或该可分解材质暂时使用之适合溶剂的例子系为,丙二醇甲醚醋酸酯(methoxypropyl acetate),丙二醇乙醚醋酸酯(ethoxypropyl acetate),乙二醇乙醚醋酸酯(ethoxyethylacetate),甲基吡咯烷酮(N-methylpyrrolidone),γ-丁内酯(gamma-butyrolactone),环己酮(cyclohexanone),或环戊酮(cyclopentanone)。
在根据本发明之该层组合的例子中,较佳地是,至少一支撑结构系形成在配置于该基板以及该覆盖层之间的该层之中,而为了改善机械特质,其系较具优势地使用此型态的一支撑结构,较佳地是由金属材质所制成者,而在该处,该芯片布局系代表具有足够大之无材质区域。该支撑结构,举例而言,系可以形成为一支撑柱,而较具优势地是,用于机械稳定的支撑柱系特别地位在该结合垫的下方。
再者,该层组合系亦可以具有一保护结构,而其系实质上沿着该基板之侧向边界而加以设置,以保护该有用结构免于环境的影响。很清楚地,一保护环(密封环),其所环绕之所有路径皆为不渗透、并且系包括较佳地至少两个2μm宽的金属轨道,以及较佳地多数相同的未中断纵向通孔,系可以被形成在该芯片的边缘,以避免在自该芯片之边缘开始的该芯片内部中的碰撞、或是被生产作为互连之有用结构的氧化。
该有用结构系亦至少部分地由一钝化层(衬层)所围绕。特别是当铜被使用作为用于该有用结构之材料时,用于避免该铜材质向外扩散、或是用于改善该铜材质之结合的一扩散阻障层系较为有利。
接下来的文章系提供根据本发明之该方法的一详细叙述,该层组合的架构系亦应用于所使用的方法,以产生该层组合。
其系较佳地使得该可分解材质自该层组合被移除。举例而言,藉由热分解。
根据本发明之该生产一层组合的方法,该有用结构系可以由铜所制成,以及系可以至少部分地被一钝化层所包覆,而该钝化层系藉由一(较佳地,可选择的)无电镀沉积程序而形成自钴钨磷(CoWP),钴钨硼(CoWB),钴磷(CoP),或钌(Ru),或者,二者择一地,该钝化层系藉由一(较佳地,可选择的)化学气相沉积程序(CVD程序)而形成自钽(Ta),氮化钽(TaN),氮化钛(TiN),钨(W),氮化钨(WN),或碳钨(WC)。
该包括可分解材质以及该有用结构之层系可以藉由下列步骤而加以形成:沉积以及图案化可分解材质(例如,利用一微影程序以及一蚀刻程序),沉积该有用结构之材质,以及平坦化以此方式所获得之该层顺序的表面(举例而言,利用一CMP,化学机械研磨)。而此方法系特别地在铜被使用作为该有用结构之材质时具有优势。
二者择一地,该包括可分解材质以及该有用结构之层系可以藉由下列步骤而加以形成:沉积以及图案化该有用结构之材质(例如,利用一微影程序以及一蚀刻程序),以及沉积可分解材质。若是一金属材质系被使用于该有用结构时,举例而言,铝、或铜,则此形成该有用结构的方法系被称之为一双镶嵌程序(Damascene process)。接着,以此方式所获得之该层顺序的表面系进行平坦化(举例而言,利用一CMP,化学机械研磨)。
根据本发明之该方法,其系有可能让至少一额外层堆栈被形成于该覆盖层之上,而该额外层堆栈系具有一额外覆盖层,位在一包括可分解材质以及一有用结构的额外层之上。
显然,根据本发明之该层组合的二或多个层面系可以彼此形成于其上。在此例子中,该层组合系包括一基板,一包含有用结构以及配置于其上之可热分解材质的第一层,一第一覆盖层形成于其上,一包含有用结构以及形成于其上之可分解材质的第二层,一第二覆盖层形成于其上,一包含有用结构以及形成于其上之可分解材质的第三层,一第三覆盖层等等。
换言之,根据本发明之层组合的一多重性系可以堆栈于彼此之上,其系特别当复数个金属层面以硅微电子学方式(典型地,多至十个金属层面)而被形成时具有优势。为了以最少的可能工作步骤而自该层组合移除该可分解材质,其系有可能在所有或一些层已经形成之后,使用一接点分解程序(例如,一热程序),而为了特别地确保在该层组合上,该可分解材质之可靠的以及完全的移除,其系二者择一地有可能将一双层,包括具有有用结构以及可分解材质的一层,以及一覆盖层,呈送至一分解程序,在此型态的每一个双层皆已形成之后,换言之,每一个双层系会遭受一分开的分解程序。
较佳地是,藉由一覆盖层而彼此分开的有用结构系藉由被形成在该覆盖层之中、并且由导电材质所填满的至少一接触孔而耦接至彼此。
接下来的文章系列出一些典型地数值以及材质。该中间层的厚度系较佳地介于100nm以及1000nm之间,而该包括可分解材质以及该有用结构之层的较佳厚度则为介于大约100nm以及大约1000nm之间,再者,一用于蚀刻在下方之一层的光阻系较佳地介于200nm以及1000nm之间,此外,其系有可能提供一抗反射层(举例而言,一BARC,bottom antireflective coating,底抗反射涂覆)。
就在根据本发明之该层组合之形成期间的微影程序而言,其系有可能,举例而言,使用波长248nm,193nm,157nm,或在极紫外光(extreme ultraviolet)中的波长(EUV微影)。
总结,其系可以推断出,在分解时可以没有问题地透过该覆盖层而进行扩散的一可热分解或蒸发材质系产生形成相对于外界而言被机械隔离之洞穴结构,特别是,作为低k介电质,的一个新方法,空气间隔系可以藉由已经分解的该可分解材质而产生于,特别是,一集成电路之互连之间,在此方法中,其系有可能显著地降低该等互连的电容耦接,以及因此该RC信号延迟。
更甚者,本发明系提供一种产生根据本发明之该层组合的一简单方法,且其系可以利用标准程序而加以实现。本发明系亦可以被使用作为一多层金属化的部分,举例而言,对一集成电路之复数个金属层面而言。机械支撑结构以及一支撑环较佳地位在该芯片的边缘,增加该层组合之机械稳定度。
本发明之示范性实施例系图例说明于图式之中,并且于之后有更详尽地解释。
附图的简要说明
在图式中:
第1A图至第1R图:其系显示依照本发明之不同示范性实施例,在根据本发明之产生一根据本发明之层组合之方法期间的不同时间的层顺序。
接下来之文章,参照第1A图至第1H图,系在于叙述依照本发明之一第一示范性实施例的一种产生一层组合的方法。
具体实施方式
为了获得在第1B图中所显示的层顺序102,一包括聚苯并噁唑(polybenzoxazole)的底层104系形成于一硅晶圆100之上(相较于第1A图)。而为了这个目的,首先,一聚苯并噁唑前驱物(poly-o-hydroxyamide聚-o-羟基酰胺)系自一甲基吡咯烷酮(N-methylpyrrolidone)溶液,藉由一旋涂(spin-coating)技术而被施加于该硅晶圆100之上,并且,在一加热平板上,于大约120℃干燥大约2分钟,接着,该已被涂覆硅基板100系于一回火炉(annealingfurnace)中,在一氮大气下,在大约420℃进行回火60分钟,而此条件系会造成该聚苯并噁唑前驱物被转变成为聚苯并噁唑材质,此外,该介电底层104之厚度系为1μm。
为了获得在第1C图中所显示的该层顺序106,一包括光阻的辅助层108系被施加于该层顺序102之上。为了这个目的,一可分解且感光之薄膜系利用一旋涂技术而被施加于该底层104之上,并且,于大约100℃干燥大约1分钟,其中,该薄膜系包括甲基丙烯酸叔丁酯(tert-butyl methacrylate)以及甲基丙烯酸甲脂(N-methylmethacrylate)的一共聚物(copolymer)(占20份重量),以及一包括三苯基硫三氟甲烷磺酸(triphenylsulphoniumtrifluoromethane-sulphonate)以及丙二醇甲醚醋酸酯(Methoxypropyl acetate)之作为溶剂的光酸(photo acid)(占80份重量)。
为了获得在第1D图中所显示的层顺序110,该光阻辅助层108系利用一光屏蔽(用于该等互连的陆地-沟渠屏蔽(land-trench mask))而进行曝光(曝光波长248nm),在一加热平板上,100℃加热100秒(已知为曝光后烘烤(post exposure bake)),并利用Tokyo Ohka所生产的一液态碱显影剂(aqueous-alkaline developer)NMD-W进行显影60秒,以及于100℃干燥1分钟。而此系会造成包括被形成于该辅助层108之上之可分解材质的一可分解结构112,且该可分解结构112的垂直高度,依照第1D图,系大约为1μm。
为了获得在第1E图中所显示的层顺序114,该层顺序110系利用PECVD(电浆辅助化学气相沉积)程序而被涂覆以结合衬层(钽材质(tantalum material),30nm)以及一铜种子层的一薄层,或者,二者择一地,一PVD(物理气相沉积)程序,亦即,一溅镀(sputtering)程序,系亦可以被用于施加这些层。接着,该铜种子层系藉由电镀沉积,并以在该可分解结构112之分别相邻构件之间的所有沟渠区域皆被铜材质所填满的方式而进行增厚,如第1E图所示,该铜材质116的垂直高度,依照第1图,系较该可分解结构112之垂直高度为大。
为了获得在第1F图中所显示的层顺序118,该铜材质116系利用CMP(化学机械研磨)程序而进行向下研磨,直到其与该可分解结构112形成一共同平坦表面为止,换言之,在该可分解结构112之上的该铜材质系已经被磨除。再者,为了钝化该铜表面,系施加一选择性地利用一无电镀(electroless)沉积程序而进行沉积的钴钨磷层(cobalt-tungsten-phosphorous layer),而剩下的铜材质则为形成该等铜互连120。
为了获得在第1G图中所显示的层顺序122,一另一聚苯并噁唑前驱物系被施加于该层顺序120上(以与前述相同之方法),并进行干燥,所得之结果是,一包括聚苯并噁唑的介电覆盖层124系加以形成。
为了获得在第1H图中所显示之依照本发明之一第一较佳示范性实施例的该层组合126,该层顺序122系呈送至一回火程序。在该聚苯并噁唑介电质于420℃的回火期间,包括光阻材质于其下的该可分解结构112系会进行分解,因此,系会留下洞穴128,而在此程序步骤中,由于该可分解结构112的已分解材质系会透过该覆盖层124而扩散,因此,该介电覆盖层124系受到保护而免于受损,另外,由于该洞穴128系具有一大约1的相对介电常数,因此,该等铜互连120系会彼此形成一降低的耦合电容。
接下来的文章系在于叙述根据本发明之该层组合的一第二示范性
实施例。
就此实施例而言,从显示于第1H图中之该层组合126开始,一包括可分解材质的另一层,以及具有可分解材质相邻配置之区域系利用与以第1A图至第1H图做为参考所叙述的程序步骤相同的方式而被形成于该覆盖层124之上(未显示于图式之中),接着,一另一介电覆盖层系被形成于刚刚所述的该层之上,因而造成两个相互位于其上互连层面,而每一个互连层面在垂直方向的两侧系皆被一介电层所包围。该程序并不受限于两个层面,而是有可能形成以及处理相互位于其上之任何所需数量的层面。
接下来的文章,参照第1I图,系在于叙述依照本发明之一第三示范性实施例的一层组合130。
用于形成该层组合130的生产方法系实质上利用与上述以第1A图至第1H图做为参考者相同之方式加以实行。而在产生该层组合130之方法以及产生该层组合126之方法之间的主要差异系在于,在用于图案化该辅助层108以形成该可分解结构112之该程序步骤(此系已以第1D图做为参考而加以叙述)中,该图案化系以显示于第1D图中之该可分解结构112的构件112a系会额外地进行图案化的方式而加以实行,其中,该额外图案化则是以该构件112a会被分开为彼此空间上去耦的两个次构件、且在该两个次构件之间系具有一另一洞穴的方式而加以执行。而该另一洞穴系在一相似于以第1E图做为参考而叙述之程序步骤的程序步骤中被铜材质所填满,因此,在相似于以第1F图至第1H图做为参考而叙述之处理期间,系可以获得第1I图中所显示的该层组合130。另外,此组合额外地具有为了改善该层组合130之机械稳定度而提供的一铜支撑柱132。
接下来的文章,参照第1A图至第1H图,第1J至第1N图,系在于叙述一种产生依照本发明之一第四示范性实施例的一层组合的方法。
依照根据本发明之生产方法的该第四示范性实施例,首先,系实行前述已经以第1A图至第1H图作为参考而显示之程序步骤。
为了获得在第1J图中所显示的层顺序134,一光阻层136系被施加于在第1H图中所显示的该层顺序上,而该光阻层136系以类似于前述以第1C图做为参考所叙述之该辅助层108之沉积的方式而进行施加,再者,该光阻层136系利用一接触孔屏蔽而进行曝光,而在一曝光后烘烤以及显影之后,系会形成直接位在该等铜互连120其中之一之上的一接触孔138。正亦如第1J图所显示的,该覆盖层124的剩余表面系利用该光阻层136而加以覆盖。
为了获得在第1K图中所显示的层顺序140,在该接触孔138中之该覆盖层124的介电材质系藉由一氧电浆(oxygen plasma)而进行蚀刻100秒,而得出该等铜互连120其中之一之表面的覆盖物被移除的结果,此结果系为一通孔142的形式。而为了移除可能出现在此铜互连120之该表面上的一氧化物层,藉由一氩电浆而执行的蚀刻系再实行20秒。
为了获得在第1L图中所显示的层顺序144,该剩余的光阻层136系以藉由甲基丙烯酸甲脂(N-methylmethacrylate)的一两分钟处理(two-minute treatment)而加以移除(剥除),而因此所获得的层顺序系于120℃干燥60秒。
为了获得在第1M图中所显示的层顺序146,该通孔142系利用电镀沉积而被充填以铜材质,以形成铜接触148。
为了获得在第1N图中所显示的层顺序150,一另一双层,包括具有可分解材质以及彼此相邻配置之额外铜互连152的一层,以及另一覆盖层156,系加以形成,正如上述以该第二示范性实施例做为参考者。再者,该可分解材质系藉由热装置而自已经在此方法中进行处理的该额外双层被排出,正如第1N图所示,此系会导致额外洞穴154的形成。
接下来的文章系在于叙述一种产生依照本发明之一第五示范性实施例的一层组合的方法。
而此示范性实施例系代表已经以第1A图至第1H图做为参考而加以叙述之该生产该层组合126之方法的一修饰,然而,不像该方法,一低k材质,特别是该材质SiLKTM(Dow Chemical Company的商标),系被用以取代一聚苯并噁唑前驱物,以作为该底层104之材质。
取代依照该第一示范性实施例所使用之该辅助层108的,系为具有下列成分的一光阻:占20份重量的聚烯基苯酚(polyvinylphenol),而其酚式羟基群(phnolic hydroxyl group)系受到一叔丁氧基羰基氧群(tert-butoxycarbonyloxy grouping(poly-t-BOC-vinylphenol))的阻碍,占1份重量的二碘基苯三氟甲烷磺酸(diphenyliodonium trifluoromethanesulphonate)作为光酸,以及占80份重量的环氧乙烯乙酸酯(epoxyethylacetate)作为溶剂。而除了所使用的可选择材质之外,系可以获得实质上相对应于在第1图中所显示之该层组合126的一层组合。
依照一种产生根据本发明之一第六示范性实施例的一层组合的方法,一相似于该层组合150的一层组合系如上述地以第四示范性实施例做为参考而加以形成,然而,根据该第六示范性实施例,该第五示范性实施例之该等成分系被使用作为该光阻以及该介电质的材质。
接下来的文章,参照第1A图至第1H图,第1J至第1L图,第10至第1H图,系在于叙述一种产生依照本发明之一第七示范性实施例的一层组合的方法。
首先,正如之前以第1A图至第1H图,第1J至第1L图作为参考所叙述的,该层顺序144系加以形成。
为了获得在第10图中所显示的层顺序158,一包括可分解以及感光材质的另一光阻层160系进行旋涂以及干燥。
为了获得在第1P图中所显示的层顺序162,该另一光阻层160系利用一互连光屏蔽而进行曝光,而该互连光屏蔽乃是以该另一光阻层160于先前该通孔142所配置之位置处进行曝光的方式而进行选择,因此,该另一光阻层160位在该起初通孔142位置的面积系进行曝光,并且,在接续的显影步骤中被移除。此系会造成在第1P图中所显示之典型地双镶嵌结构(dual Damascene structure),而在该结构中,该通孔142以及一互连120系于该覆盖层124中为未覆盖,再者,一另一可分解结构164系亦已形成自该已图案化之另一光阻层160。
为了获得在第1Q图中所显示的层顺序166,另外的铜互连168系加以形成,正如上述以第1E图,第1F图做为参考一样,而同时,该通孔142系被填充以该铜材质,换言之,该通孔142,以及该层顺序162之不具有该另一可分解结构164之的该等表面区域两者系皆会藉由一衬层(举例而言,钽)以及铜种子层而被覆盖以铜材质,至于过量的铜以及衬层材质则会利用一CMP程序而加以移除,因而造成该层顺序166的一平坦表面。
为了获得在第1R图中所显示的层顺序170,在第1图中所显示的该层顺序166系以一相似于以第1G图,第1H图做为参考所叙述者之方式而进行处理。首先,一另一覆盖层172系被施加于该层顺序166之该表面,接着,该另一可分解结构164的该剩余光阻材质系藉由调节而加以移除,所得的结果是形成另外的洞穴174。
接下来的文章系在于叙述一种产生依照本发明之一第八示范性实施例的一层组合的方法。
产生自在一甲基吡咯烷酮(N-methylpyrrolidone)溶液中之二氨基二苯基乙醚(diamiodiphenyl ether)以及苯四甲酸二酐(benzenetetracarboxylic dianhydride)的一聚硫亚氨(polyimide)前驱物(聚硫亚氨羧酸polyamidocarboxylic acid)系藉由一旋涂技术而被施加至一硅基板(晶圆)之上,并且,系在一加热平板上,以120℃加热干燥2分钟,接着,该已涂覆之基板系于一回火炉(annealing furnace)中,在一氮大气下,于大约420℃进行回火60分钟,而该回火则会将该聚硫亚氨前驱物转变成为聚硫亚氨,此外,此作为一介电层之聚硫亚氨薄膜的层厚度系大约为1μm。
然后,一聚酯(聚对苯二酸1,4丁二醇(poly-1,4-butyleneglycolterephthalate))溶液系藉由一旋涂技术而被施加于该介电质之上,并且,系于一加热平板上,以大约150℃,加热干燥大约3分钟,而此层之厚度系大约为1μm。再者,一大约200nm厚的二氧化硅层系作为用于图案化该可分解聚酯层的硬屏蔽,并藉由该CVD(化学气相沉积)程序而被施加于该聚酯层之上,该案氧化硅层系被涂覆以一具有下列成分的光阻层:占20份重量的m-Kresol-Novolak,占6份重量之2,3,4-三羟基二苯甲酮(2,3,4-trihydroxybenzophenone)以及萘醌-重氮-4-磺酸(naphthoquinone-diazide-4-sulphonicacid)的一三酯,以及占80份重量的甲氧基乙酸丙酯(methoxypropylacetate)。
在该光阻已经于100℃干燥2分钟之后,其层厚度系大约为0.8μm。
该光阻层系利用一光屏蔽(陆地-沟渠屏蔽,land-trench mask)而进行曝光(曝光波长365nm),利用Celanese所产生的一液态碱显影剂AZ 303进行大约60秒的显影,以及于100℃干燥1分钟,而该光阻结构的垂直高度系大约为0.8μm。
首先,该光阻结构系利用持续30秒的一CHF3电浆蚀刻程序而被转移进入该二氧化硅层,接着,藉由持续60秒的一O2电浆蚀刻而进入该可分解聚酯层,而在此等结构的转移期间,该光阻材质系会由于该蚀刻而被移除。
然后,该二氧化硅层系由于以HF溶液处理大约60秒而被移除,该层顺序系以蒸馏水进行冲洗,并且,于100℃干燥60秒。
依照此生产方法所产生之在聚硫亚氨(polyimide)上的聚酯结构系会大略地对应于显示在第1B图中的该层顺序110。而若以此层顺序作为基础时,则其系有可能依照之前所呈现之该等生产方法其中之一而继续进行,以获得依照本发明的一层组合。
以下之出版品系为本文件之参考资料:
[1]B.P Shieh,L.C.Bassmann,D.-K.Kim,K.C.Saraswat,M.D.Deal,J.P.McVittie,R.S.List,S.Nag,L.Ting,Proc.IEEE,IITC 1998,125-127.
[2]Demolliens,O.et al.,Proceedings of IITC 2000,276,277.
[3]Kohl,P et al.(2000)“Air-Gaps in 0.3μm ElectricalInterconnections”,IEEE Electron Device Letters,Vol. 21,Nr.12,p.557-559,
[4]DE 44 41 898 C1
[5]US 5,461,003
[6]US 6,342,722 B1
参考符号列表
100 silicon wafer 硅晶圆
102 layer sequence 层顺序
104 bottom layer 底层
106 layer sequence 层顺序
108 auxiliary layer 辅助层
110 layer sequence 层顺序
112 decomposable structure 可分解结构
114 layer sequence 层顺序
116 copper material 铜材质
118 layer sequence 层顺序
120 copper interconnects 铜互连
122 layer sequence 层顺序
124 covering layer 覆盖层
126 layer arrangement 层组合
128 cavity 洞穴
130 layer arrangement 层组合
132 copper support pillar 铜支撑柱
134 layer sequence 层顺序
136 photoresist layer 光阻层
138 contact hole 接触孔
140 layer sequence 层顺序
142 via hole 通孔
144 layer sequence 层顺序
146 layer sequence 层顺序
148 copper contact 铜接触
150 layer arrangement 层组合
152 additional copper interconnects 额外铜互连
154 additional cavity 额外洞穴
156 additional covering layer 额外覆盖层
158 layer sequence 层顺序
160 further photoresist layer 另一光阻层
162 layer sequence 层顺序
164 further decomposable structure 另一可分解结构
166 layer sequence 层顺序
168 further copper interconnects 铜互连
170 layer arrangement 层组合
172 further covering layer 另一覆盖层
174 further cavity 另一洞穴
Claims (24)
1.一种层组合,其系包括:
-配置于一基板上并且包括一第一次区域以及一第二次区域的一层,其中,该第一次区域系包括可分解材质,以及该第二次区域系紧接于该第一次区域而配置,并系具有包括一非可分解材质的一有用结构(useful structure);
-一覆盖层,位在包括可分解材质以及该有用结构之该层上;以及
-一导电钝化层,其系至少位在该有用结构以及该覆盖层之间;
-其中,该层组合系以该可分解材质可以自该层组合被移除的方式而加以设计。
2.根据权利要求1所述之层组合,其更包括一中间层,位于该基板以及包括可分解材质以及该有用结构之该层间。
3.根据权利要求1或2所述之层组合,其中该基板系包括硅。
4.根据权利要求2或3所述之层组合,其中该覆盖层及/或该中间层系由介电材质所制成。
5.根据权利要求2至4其中之一所述之层组合,其中该覆盖层及/或该中间层系包括下列材质:
-氧化硅;
-氮化硅;
-SiLK;
-多孔SiLK;
-噁唑(oxazole);
-多孔噁唑(oxazole);
-黑钻石(Black Diamond);
-珊瑚(Coral);
-奈米玻璃(Nanoglass);
-JSR LKD;
-聚苯并噁唑(polybenzoxazole);
-聚苯胼咪唑(polybenzimidazole);
-聚硫亚氨(polyimide);
-聚喹啉(polyquinoline);
-聚喹喔啉(polyquinoxaline);
-聚亚芳香基(polyarylene);以及
-聚亚芳香醚(polyarylene ether),
的其中之一或其结合。
6.根据权利要求1至5其中之一所述之层组合,其中该覆盖层系以其对已经分解之可分解材质系为可渗透的方式而加以设计。
7.根据权利要求1至6其中之一所述之层组合,其中该有用结构系由一导电材质所制成。
8.根据权利要求7所述之层组合,其中该有用结构系包括:
-银;
-一银合金;
-钨;
-硅化钨;
-铝;
-一铝合金;
-铜;及/或
-一铜合金。
9.根据权利要求1至6其中之一所述之层组合,其中该有用结构系由一介电材质所制成。
10.根据权利要求9所述之层组合,其中该有用结构系包括:
-二氧化硅;
-氮化硅;及/或
-一陶瓷材料。
11.根据权利要求1至10其中之一所述之层组合,其中该可分解材质系为可热分解材质。
12.根据权利要求1至11其中之一所述之层组合,其中该可分解材质系包括:
-聚酯(polyester);
-聚醚(polyether);
-聚乙烯乙二醇(polyethylene glycol);
-聚丙烯乙二醇(polypropylene glycol);
-聚乙烯氧化物(polyethylene oxide);
-聚丙烯氧化物(polypropylene oxide);
-聚丙烯酸酯(polyacrylate);
-聚甲基丙烯酸酯(polymethacrylate);
-聚缩醛(polyacetal);
-聚缩酮(polyketal);
-聚碳酸酯(polycarbonate);
-聚氨酯(polyurethane);
-聚醚酮(polyether ketone);
-环脂族聚合物(cycloaliphatic polymer);
-聚降冰片烯(polynorbornene);
-脂肪族聚酰胺树酯(aliphatic polyamide);
-Novolak(酚醛树脂);
-聚乙烯酚(polyvinylphenol);
-一环氧化合物(epoxy compound);
-此些化合物之共聚物;以及
-此些化合物之三元共聚物,
的其中之一或其结合。
13.根据权利要求1至12其中之一所述之层组合,其中该可分解材质系为光敏感材质。
14.根据权利要求1至13其中之一所述之层组合,其中,至少一支撑结构系形成在配置于该基板以及该覆盖层之间的该层中。
15.根据权利要求1至14其中之一所述之层组合,其更包括一保护结构,沿着该基板之侧向边界而进行设置,以保护该有用结构免于环境的影响。
16.根据权利要求1至15其中之一所述之层组合,其更包括一钝化层,而该钝化层系至少部分地围绕该有用结构。
17.一种用于制造一层组合的方法,其中:
-包括一第一次区域以及一第二次区域的一层系被形成于一基板之上,且其中,该第一次区域系包括可分解材质,以及该第二次区域系紧接于该第一次区域而配置,且系具有包括一非可分解材质的一有用结构(useful structure);
-一覆盖层系被形成于包括可分解材质以及该有用结构之该层上;
-一导电钝化层系至少被形成于该有用结构以及该覆盖层之间;以及
-该层组合系以该可分解材质可以自该层组合被移除的方式而加以设计。
18.根据权利要求17所述之方法,其中该可分解材质系自该层组合被移除。
19.根据权利要求18所述之方法,其中该可分解材质系藉由热分解而自该层组合被移除。
20.根据权利要求17至19其中之一所述之方法,其中:
-该有用结构系由铜所制成;以及
-该有用结构系至少部分地被一钝化层所包覆,而该钝化层:
-系藉由一无电镀沉积程序而形成自钴钨磷,钴钨硼,钴磷,或钌;或
-系藉由一化学气相沉积程序而形成自钽,氮化钽,氮化钛,钨,氮化钨,或碳钨。
21.根据权利要求17至20其中之一所述之方法,其中该包括可分解材质以及有用结构之该层系藉由下列步骤而加以形成:
-沉积以及图案化可分解材质;
-沉积该有用结构之材质;以及
-平坦化以此方式所获得之该层顺序的表面。
22.根据权利要求17至20其中之一所述之方法,其中该包括可分解材质以及有用结构之该层系藉由下列步骤而加以形成:
-沉积以及图案化该有用结构之材质;
-沉积可分解材质;以及
-平坦化以此方式所获得之该层顺序的表面。
23.根据权利要求17至22其中之一所述之方法,其中,至少一额外层堆栈系被形成于该覆盖层之上,而该额外层堆栈系具有一额外覆盖层,位在一包括可分解材质以及一有用结构的额外层之上。
24.根据权利要求23所述之方法,其中,藉由一覆盖层而彼此分开的有用结构系藉由被导入该覆盖层之中、并且由导电材质所填满的至少一接触孔而耦接至彼此。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106684335A (zh) * | 2017-02-06 | 2017-05-17 | 厦门大学 | 一种锂离子电池微米级硅负极的制备方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101094804B (zh) * | 2004-03-15 | 2011-12-28 | 佐治亚技术研究公司 | 微机电系统封装件及其制造方法 |
EP1577940B1 (en) * | 2004-03-17 | 2017-04-05 | Imec | Method of manufacturing a semiconductor device having damascene structures with air gaps |
TWI292933B (en) * | 2004-03-17 | 2008-01-21 | Imec Inter Uni Micro Electr | Method of manufacturing a semiconductor device having damascene structures with air gaps |
US7371684B2 (en) * | 2005-05-16 | 2008-05-13 | International Business Machines Corporation | Process for preparing electronics structures using a sacrificial multilayer hardmask scheme |
US7337671B2 (en) | 2005-06-03 | 2008-03-04 | Georgia Tech Research Corp. | Capacitive microaccelerometers and fabrication methods |
FR2897198B1 (fr) * | 2006-02-08 | 2008-09-19 | Commissariat Energie Atomique | Structure d'interconnexions et procede de realisation |
US7578189B1 (en) | 2006-05-10 | 2009-08-25 | Qualtre, Inc. | Three-axis accelerometers |
US7767484B2 (en) | 2006-05-31 | 2010-08-03 | Georgia Tech Research Corporation | Method for sealing and backside releasing of microelectromechanical systems |
US8778801B2 (en) * | 2012-09-21 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming seed layer structure |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2555940B2 (ja) * | 1993-07-27 | 1996-11-20 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
DE4441898C1 (de) * | 1994-11-24 | 1996-04-04 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterbauelementes |
JP2763023B2 (ja) * | 1995-12-18 | 1998-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
US5695810A (en) * | 1996-11-20 | 1997-12-09 | Cornell Research Foundation, Inc. | Use of cobalt tungsten phosphide as a barrier material for copper metallization |
DE69840276D1 (de) * | 1997-01-21 | 2009-01-08 | Georgia Tech Res Inst | Herstellung eines Halbleiterbauelements mit Luftspalten für niedrigstkapazitive Leiterbahnen |
US6365958B1 (en) * | 1998-02-06 | 2002-04-02 | Texas Instruments Incorporated | Sacrificial structures for arresting insulator cracks in semiconductor devices |
JP3137087B2 (ja) * | 1998-08-31 | 2001-02-19 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100308871B1 (ko) * | 1998-12-28 | 2001-11-03 | 윤덕용 | 동축 구조의 신호선 및 그의 제조 방법 |
JP3691982B2 (ja) * | 1999-03-12 | 2005-09-07 | 株式会社東芝 | 半導体装置の製造方法 |
US6030896A (en) * | 1999-04-21 | 2000-02-29 | National Semiconductor Corporation | Self-aligned copper interconnect architecture with enhanced copper diffusion barrier |
US6342722B1 (en) * | 1999-08-05 | 2002-01-29 | International Business Machines Corporation | Integrated circuit having air gaps between dielectric and conducting lines |
US6153935A (en) * | 1999-09-30 | 2000-11-28 | International Business Machines Corporation | Dual etch stop/diffusion barrier for damascene interconnects |
TW476134B (en) * | 2000-02-22 | 2002-02-11 | Ibm | Method for forming dual-layer low dielectric barrier for interconnects and device formed |
TW546545B (en) * | 2000-03-21 | 2003-08-11 | Shinetsu Chemical Co | Resist compositions and patterning process |
US6265321B1 (en) * | 2000-04-17 | 2001-07-24 | Chartered Semiconductor Manufacturing Ltd. | Air bridge process for forming air gaps |
US6509623B2 (en) * | 2000-06-15 | 2003-01-21 | Newport Fab, Llc | Microelectronic air-gap structures and methods of forming the same |
US6413852B1 (en) * | 2000-08-31 | 2002-07-02 | International Business Machines Corporation | Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material |
TWI226103B (en) * | 2000-08-31 | 2005-01-01 | Georgia Tech Res Inst | Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same |
US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
JP3886779B2 (ja) * | 2001-11-02 | 2007-02-28 | 富士通株式会社 | 絶縁膜形成用材料及び絶縁膜の形成方法 |
US20030218253A1 (en) * | 2001-12-13 | 2003-11-27 | Avanzino Steven C. | Process for formation of a wiring network using a porous interlevel dielectric and related structures |
US6605874B2 (en) * | 2001-12-19 | 2003-08-12 | Intel Corporation | Method of making semiconductor device using an interconnect |
EP1623584B1 (en) * | 2003-05-09 | 2017-07-19 | Tekelec Global, Inc. | Method and apparatus for providing of short message gateway functionality in a telecommunications network |
US7798817B2 (en) * | 2005-11-04 | 2010-09-21 | Georgia Tech Research Corporation | Integrated circuit interconnects with coaxial conductors |
-
2002
- 2002-06-20 DE DE10227615A patent/DE10227615A1/de not_active Withdrawn
-
2003
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