CN1622323A - 半导体器件的局部互锁金属接触结构及其制造方法 - Google Patents
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Abstract
一种用于高布线密度半导体的制造“Lego”形互锁接触的结构和方法,特征在于在接触过孔中形成的阻挡衬里只有一部分向上延伸到相邻的布线层中。因而,可以避免电流拥挤和与常规现有技术互连结构相关的可靠性问题,并且增强接触过孔(金属栓塞)结构的结构完整性。由于表面积的增加,所制造的向上延伸的新颖的“王冠”形的Lego形互锁接触结构可以用于其它集成电路应用,包括形成电容器(例如, MIMCAP)和热沉结构。
Description
技术领域
本发明一般涉及半导体和集成电路结构,特别涉及新颖的金属接触结构和方法,在包含该结构的后端线(back-end-of-line,BEOL)互连中显示出增强的机械完整性和抗电迁移性。
背景技术
随着越来越多的器件和电路被塞进半导体芯片中,布线密度和金属层的数量也在一代接一代的不断增加。为了为高信号速度而提供低RC,必须采用低k介质和铜线。通过镶嵌工艺形成的细金属布线和栓塞的质量对于保证产量和可靠性是极其重要的。目前在该领域中遇到的两个主要问题是深亚微米金属栓塞的机械完整性较差和BEOL互连中的抗电迁移性不足。当使用多孔低k材料时这些问题变得更加严重。
由Chakravorty等人在1992年3月24日发表的标题为“Methodof fabricating high-density interconnect structures havingtantalum/tantalum oxide layers”的美国专利No.5,098,860中介绍了根据现有技术形成金属线和过孔的方法。该参考材料介绍了如图1所示的互连结构10,包括通过金属过孔18连接到底部金属线11的顶部金属线16,并且这些金属互连嵌入在低k材料12中。另外,用包括衬里14和15的扩散阻挡层包围这些金属互连,从而防止金属原子向外扩散进入介质材料12中,并包括帽盖绝缘层13和17。
在由Wang等人发表的标题为“Process for Enclosing Via forImproved Reliability in Dual Damascene Interconnects”的美国专利No.6,383,920介绍的另一个现有技术方案中,介绍了一种包括王冠形衬里的过孔接触。在该涉及双镶嵌工艺的参考资料中,在图2中显示的所得到的互连结构20包括含有向上延伸到上金属布线层16的表面26的衬里部分25a、25b的王冠形衬里材料25。在该结构中,沿层间布线16流动并进入栓塞的电流必须通过电阻较高的衬里25,并受到拥挤效应的影响。这不仅产生可靠性问题,而且降低了该结构的信号传播速度。
此外,在如图1和图2所示的根据现有技术教授而形成的每个金属和栓塞未能改善栓塞的机械强度,也没有增强电迁移效应。例如,在如图4(B)所示的常规多层导电互连结构400的一部分的透视图中所示,提供四个金属线41、43、45和47以及它们相应的接触过孔42、44和46。金属线41和45彼此平行,而与金属线43和47垂直。在该布局中,接触过孔都完全与下面的金属布线对准。如图4(B)所示,在结构中用虚线表示的位置表示接触过孔金属直接与相邻的金属下层连接,或者扩散阻挡层在过孔与相邻的金属层之间形成界面。在图4(B)所示的常规结构40中,所形成的衬里与金属层接触的位置48的机械强度由于在金属与介质之间的热失配而总是较差。这种故障可能显示为断开的阻挡材料,这最终将降低电路的可靠性。
作为另一个例子,图5(B)示出了常规多层导电互连结构50的一部分,但是,在该常规实施例中,过孔没有对准下面的金属线。由此,如图5(B)所示,过孔52和56分别没有对准下面的金属线51和55,如图5(B)所示。类似于图4(B)中的情况,在图5(B)中,在结构中用虚线表示的位置表示接触过孔金属直接与相邻的金属下层连接,或者在过孔与相邻的金属层之间的界面上形成的扩散阻挡层。在图5(B)所示的常规结构50中,所形成的衬里与金属层接触的位置58的机械强度总是较差。
此外,如在图9(A)中的常规导电互连结构90的剖面图中所示,电子从接触孔98迁移到相邻的上层金属线96存在两个可能的路径:第一个路径92表示沿金属与扩散阻挡层的界面的路径;第二个路径91表示在体金属线96内部的路径。由于在路径91中的抗电迁移性总是大于路径92的,所以在路径92中出现的电迁移明显多于路径91的。通过强迫电子通过路径91而不是路径92从接触98流到上金属线96,可以显著增强电路的可靠性。
因此非常希望提供一种在高布线密度半导体芯片中改善亚微米金属栓塞的机械强度并增强抗电迁移性的方法和结构。
发明内容
本发明的一个目的是提供一种在多层互连高布线密度半导体结构中改善亚微米金属栓塞的机械强度的方法和结构。
本发明的一个目的是提供一种在多层互连高布线密度半导体结构中增强抗电迁移性的方法和结构。
为了满足上述目的,为高布线密度半导体提供一种“Lego”形互锁接触结构及其制造方法,特征在于在过孔中形成的接触衬里只有一部分延伸到相邻的布线层中。因而,可以避免电流拥挤和与常规现有技术互连结构相关的可靠性问题,并且增强栓塞结构的结构完整性。
具有一部分延伸到下一个布线层中的衬里“王冠”的“Lego”形栓塞结构显著增强了金属互连的机械强度。此外,由于较高的衬里电阻强迫电子绕过围墙向下流过栓塞,还改善了BEOL的抗电迁移性。在这种情况下,由于较少的电迁移,防止电流拥挤效应。
根据本发明的一个方案,提供一种半导体互连结构和制造方法,该结构包括第一层金属导体和第二层金属导体,以及在它们之间形成的一层绝缘材料,该结构还包括在绝缘材料层中形成的介质金属接触过孔,用来电连接第一金属和第二金属导体,其中金属接触过孔包括围绕金属接触过孔的金属衬里材料,所述金属衬里的一部分部分延伸进入相邻的第一和第二金属层的金属层,以互锁关系来增强半导体互连结构的机械强度,并改善抗电迁移性。
根据本发明的另一个方案,提供一种半导体电容器件及其制造方法,该器件包括形成底部节点的第一层导体材料和在其上形成的第一绝缘材料;在所述第一层导体材料上形成的多个金属接触栓塞,具有向上延伸到所述绝缘材料的上表面的衬里侧壁部分;在所述第一绝缘材料层上形成的第二绝缘层,并与所述向上延伸的衬里侧壁部分保持一致,以及在所述第二绝缘层上形成顶部节点的第二层导体材料,其中改善了所述电容器件的表面密度。
根据本发明的再一个方案,提供一种半导体热沉结构及其制造方法,热沉结构包括:第一层热沉材料;在第一层热沉材料层上形成的一层绝缘材料;从热沉材料层向上延伸穿过绝缘材料层的多个接触栓塞,接触栓塞具有侧壁部分,并且用热沉材料填充,以改善热沉结构的表面密度。
有利的是,由于其增加的表面积,其它集成电路应用也可以采用向上延伸制造的新颖的“王冠”形的Lego形衬里结构,包括形成电容器(例如,MIMCAP)和热沉结构。
附图说明
通过下面的介绍、附带的权利要求书和附图,将更好的理解本发明的结构和方法的其它特性、方案和优点,其中:
图1示出了常规互连结构10的剖面图,包括顶部金属线16,该顶部金属线通过金属过孔18连接到底部金属线11;
图2示出了根据现有技术的互连结构10的剖面图,其中衬里向上延伸到相邻金属层的表面;
图3是本发明第一实施例的剖面图,示出了在过孔中形成的只部分延伸到相邻布线层16中的接触衬里;
图4(A)-4(C)示出了根据现有技术(图4(B))的层间连接结构的顶视(图4(A))和剖面图(图4(B)-4(C)),以及根据本发明第一实施例的具有Lego形互锁接触过孔结构的层间连接结构,如图4(C)所示;
图5(A)-5(C)示出了根据现有技术(图5(B))的层间连接结构的顶视(图5(A))和剖面图(图5(B)-5(C)),以及根据本发明第二实施例的具有Lego形互锁接触过孔结构的层间连接结构,如图5(C)所示;
图6到图8示出了各种Lego接触结构,图6示出了在双镶嵌工艺中实现完全对准的过孔形成;图7示出了稍稍未对准的过孔形成;图8示出了单镶嵌工艺实现过孔形成;
图9(A)和9(B)示出了根据现有技术(图9(A))和根据本发明(图9(B))电子从接触过孔迁移进入上层金属线的两个可能路径;
图10(A)-10(H)示出了在根据本发明制造“Lego”形互锁接触结构的应变层MOSFET中改善与错位相关的漏电的工序;
图11(A)-11(G)示出了根据本发明形成具有增加的表面积的改善的MIMCAP器件的一步一步的制造工艺99;以及
图12(A)-12(E)示出了根据本发明制造用来改善半导体封装/芯片的散热的改善的热沉结构的方法300。
具体实施方式
根据本发明,提出了形成具有“Lego”形互锁接触结构的新栓塞的方法。在图3中示出了根据本发明的剖面互连结构30的图示。
如图3所示,互连结构30包括顶部金属线36,通过金属过孔38连接到底部金属线31,并且这些金属互连嵌入在低k材料32中。另外,用包括接触衬里34和35以及帽盖绝缘层13和17的扩散阻挡层包围这些金属互连,从而防止金属原子向外扩散进入介质材料32中。但是,如图3所示,在过孔中形成的扩散阻挡部分35a和35b仅仅部分延伸进入相邻的布线层36。
在图4(A)-4(C)中示出了该结构与常规结构的比较。在图4(A)中,顶视图表示现有技术的层间连接结构和根据本发明的具有Lego形互锁接触结构的发明的层间连接结构40’,如图4(C)所示。
在图4(B)和4(C)的剖面图中,具有四个金属线41、43、45和47以及它们相应的接触过孔42、44和46。金属线41和45彼此平行,而与金属线43和47垂直。在该布局中,接触过孔都完全与下面的金属布线对准。在如图4(B)所示的常规结构40中,由于在金属与介质之间必然存在的热失配,位置48的机械强度总是较差。这种故障可能显示为断开的阻挡材料,这最终将降低电路的可靠性。但是,在图4(C)所示的结构40’中,由于“王冠”形衬里只有一部分延伸进入相邻的导电层,所以可以显著增强结构40’中图4(C)的位置49的机械强度。
图5(A)-5(C)示出了与图4(A)-4(C)类似的图,但是,在这种情况下,过孔52和56分别没有对准下面的金属线51和55,如图所示。在芯片制造期间,常常能够观察到这种未对准。图5(B)-5(C)是常规结构50(图5(B))和本发明的结构50’(图5(C))的相应的剖面图。由于在结构50’中存在仅仅部分向上延伸进入相邻的导电层“王冠”形衬里,所以位置59比没有本发明的衬里形状的图5(A)的位置58具有更好的机械强度。
图6到图8示出了各种Lego接触结构,图6示出了在双镶嵌工艺中实现完全对准的过孔形成60;图7示出了稍稍未对准的过孔形成70;图8示出了单镶嵌工艺实现过孔形成80。在图6所示的各种Lego接触结构60中,进行双镶嵌工艺形成完全对准的衬里61、62,衬里62部分延伸进入上金属层66。但是,在图7中,稍稍未对准,衬里71、72延伸进入金属布线76的上表面77。在图8中,通过使用单镶嵌工艺形成过孔84,形成的衬里81和82部分延伸进入上金属层86。在每个结构中,增强了互连的机械强度。虽然,在这里只显示出三个结构,但是应当理解,不同互连结构的其它可能组合也包括在本发明的范围内。
至于抗电迁移现象,不同于在图9(A)中所示的常规接触过孔形成产生的两个可能的电迁移路径,在图9(B)中所示的本发明的过孔形成结构95通过强迫电子从路径92(图9(A))流到路径91,具有防止或降低电迁移的特性。
现在介绍在图10(A)-10(G)中所示的形成本发明的互连结构的逐步制造工艺100。在图10(A)中示出了在绝缘体701中的柱形过孔蚀刻剖面,绝缘体包括,例如,二氧化硅、氮化硅、TEOS或其它低k介质,例如,SiLK、(珊瑚(Coral)、黑色金刚石、掺杂的TEOS以及其它有机介质和掺杂碳的SiO2基介质)等,其中蚀刻开口通过形成的帽盖层703到达下面的金属线702。然后在构图的晶片上淀积扩散阻挡材料711,如图10(B)所示。优选的扩散阻挡材料包括但不限于:TiN(Si)、TaN、Ti、Ta、W、Ru、WN、TaN/Ta等材料以及包括其组合的其它类似材料。可以利用本领域的技术人员公知的常规淀积工艺在开口中形成衬里材料,包括:CVD、PECVD、ALD、PVD、电镀和化学溶液淀积。扩散阻挡衬里的厚度可以根据衬里材料以及形成的方法而变化。一般,衬里711具有从大约5到大约1000的厚度,并将根据设计和实现工艺变化。如图10(C)所示,旋涂有机材料721和薄氧化物衬里层722用作金属衬里图形的平面化层,并构图光致抗蚀剂掩模723。图10(D)示出了在构图形成顶部金属层布线之后得到的剖面730。分别在图6和8中示出的结构60、80将依赖于图10(D)的掩模图形和得到的图10(E)的蚀刻剖面730。在图10(E)中示出了最终的蚀刻剖面740,利用常规蚀刻工艺去掉所有的抗蚀剂和填充材料721。然后,如图10(F)所示,淀积厚度为5~1000的第二扩散阻挡层751。然后,导电材料层761填充在构图的部件中,如图10(G)所示。优选的导电材料包括但不限于:Cu、Al、W、Ag及其合金。最终,图10(G)示出了在通过化学机械抛光(CMP)去掉多余的导电材料和阻挡材料之后的最终剖面776。应当理解,对工艺可以实现数量的技术人员已知的较小的变化,例如,采用另一个单或双镶嵌工艺分别形成如图8和6所示的互锁结构。
如上所述,由于其增加的表面积,其它集成电路应用也可以采用从过孔向上延伸制造的新颖的“王冠”形的Lego形衬里结构,包括改善形成的MIMCAP(金属-绝缘体-金属电容器)。在图11(A)-11(G)中示出了根据本发明的形成具有增加的表面积的MIMCAP的逐步制造工艺99。
在图11(A)所示的第一工艺步骤中,在第一构图的金属100的顶上淀积第一绝缘层110作为MIMCAP的底板,第一绝缘层110包括氧化物、氮化物、硅的氮氧化物或相当的绝缘材料,包括可以牺牲的高k或低k介质材料。利用常规过孔构图,形成过孔120的阵列,如图11(B)所示。然后,使用如在这里所介绍的常规材料和工艺形成如图11(C)所示的金属衬里130。接着,使用如在这里所介绍的常规材料和工艺在形成的过孔中形成如图11(D)所示的金属栓塞140。然后,牺牲绝缘体110凹入预定的深度“d”150,如图11(E)所示。凹入的深度“d”可以变化,并且根据特定的应用、材料和处理方法,但一般在几埃到几千埃数量级的范围内。应当理解,凹入得越深,表面积越大,但是独立结构(free-standing structure)越弱。然后,如图11(F)所示,使用常规材料和工艺,在阵列结构上与延伸的衬里和凹陷相一致淀积高k介质材料。可以使用的典型的高k介质材料包括:TA2O5、(Ba、Sr)TiO3(BST)、SrTiO3(STO)等。最后,构图第二导体材料,例如,金属,形成MIMCAP 180的顶板170,如图11(G)所示。
对于这些包括热沉结构的半导体封装/芯片,根据本发明制造新颖的“王冠”形的Lego形衬里结构的方法有利于增加热沉应用的表面积。因此,现在参考图12(A)-12(E)介绍改善半导体封装/芯片的散热的方法300。对于制造改善的热沉结构的工艺,首先,如图12(A)所示,在热沉层200上淀积绝缘层210。然后,如图12(B)所示,构图绝缘层210,形成一个或多个沟槽220,然后用热沉材料230的保形涂覆填充沟槽220,如图12(C)所示。然后,在热沉结构的第一实施例中,部分去掉在保形涂覆的热沉材料230之间的层210剩余的绝缘材料,到达几埃()到几千埃的深度“h”,如图12(D)所示,以改善散热并保持机械强度。在改善热沉结构的第二实施例中,如图12(E)所示,用具有所希望的导热特性的材料240填充沟槽开口,以改善散热。应当理解,根据图12(A)-12(E)介绍的工艺可以总结为多层构造顺序。
虽然根据附图及其优选实施例详细示出并介绍了本发明,但是本领域的技术人员应当理解,可以不脱离仅由附带的权利要求书的范围限定的本发明的精神和范围进行在形式和细节上的上述和其它变化。
Claims (25)
1.一种半导体互连结构,包括第一层金属导体和第二层金属导体,以及在它们之间形成的一层绝缘材料,所述结构还包括在所述绝缘材料层中形成的介质金属接触过孔,用来电连接所述第一金属和第二金属导体,其中所述金属接触过孔包括围绕所述金属接触过孔的金属衬里材料,所述金属衬里的一部分部分延伸进入所述第一和第二金属层的相邻的金属层,以互锁关系来增强所述半导体互连结构的机械强度。
2.根据权利要求1的半导体互连结构,其中用所述金属衬里的所述延伸部分互锁的所述第一和第二金属层的所述相邻金属层表现出增强的抗电迁移性,从而提高性能。
3.根据权利要求1的半导体互连结构,形成后端线互连结构,显示出改善的抗电迁移性。
4.根据权利要求1的半导体互连结构,其中所述一层绝缘材料为低k介质。
5.根据权利要求1的半导体互连结构,还包括分别被其间形成的绝缘材料层分开的多层金属导体,所述结构还包括在各个所述绝缘材料层处形成的金属接触过孔,用来电连接相邻的金属导体层,其中所述金属接触过孔包括围绕所述金属接触过孔的金属衬里材料,一部分所述金属衬里以互锁的关系部分延伸进入所述第一和第二金属层的每个相邻的金属层。
6.根据权利要求5的半导体互连结构,其中对准在各个所述绝缘材料层处形成的每个金属接触过孔。
7.根据权利要求5的半导体互连结构,其中在每隔一个绝缘材料层中形成的金属接触过孔被对准,在其余绝缘层中形成的每个金属接触过孔被对准,并且偏离中间的相邻层。
8.一种形成后端线半导体互连结构的方法,包括以下步骤:
a)形成封闭在扩散阻挡材料中并嵌入第一绝缘材料层中的第一层金属导体;
b)在嵌入在所述第一绝缘材料层中的所述第一层金属导体上形成绝缘帽盖层;
c)在所述绝缘帽盖层上形成第二绝缘材料层;
d)通过过所述第二绝缘材料层形成穿过所述形成的帽盖层到达所述第一层金属导体层的开口,以定义接触过孔开口;
e)在所述蚀刻的接触过孔开口中形成扩散阻挡材料衬里;
f)形成开口以定义第二金属导体层,所述开口包括部分延伸到其中的所述扩散阻挡衬里的一部分;
g)在所述形成的第二金属导体层开口和所述接触过孔中形成扩散阻挡衬里材料层,作为所述第二金属导体层和所述接触过孔的衬里;以及
h)在所述加衬里的接触过孔开口和所述加衬里的第二金属导体层中填充导电材料,形成所述第二层金属导体层,其中所述第二层金属导体层包括所述接触过孔的扩散阻挡衬里材料层的所述部分延伸的部分,以增强所述后端线半导体互连结构的机械强度。
9.根据权利要求8的形成后端线半导体互连结构的方法,其中所述步骤g)包括采用镶嵌工艺形成所述扩散阻挡衬里材料层。
10.根据权利要求8的形成后端线半导体互连结构的方法,其中所述步骤g)包括采用双镶嵌工艺形成所述扩散阻挡衬里材料层。
11.根据权利要求8的形成后端线半导体互连结构的方法,其中形成开口以限定第二金属导体层的所述步骤f)包括以下步骤:
在所述接触过孔和第二绝缘材料层顶上形成一个或多个平面化材料层;
构图定义第二金属导体层区域的区域;
蚀刻所述一个或多个平面化层和在所述定义区域中的第二绝缘材料的一部分到深度‘d’,从而所述接触过孔的所述扩散阻挡衬里材料的一部分留在所述蚀刻的区域中,所述蚀刻包括露出所述接触过孔。
12.根据权利要求11的形成后端线半导体互连结构的方法,其中在所述蚀刻的接触过孔开口中形成扩散阻挡材料层的所述步骤e)包括在所述第二绝缘材料层顶上形成扩散阻挡材料层。
13.根据权利要求12的形成后端线半导体互连结构的方法,其中形成一个或多个平面化层的所述步骤包括用有机材料填充所述接触过孔,和在所述淀积的扩散阻挡衬里材料顶上形成有机材料层;以及,在其上淀积薄绝缘层。
14.根据权利要求13的形成后端线半导体互连结构的方法,其中所述蚀刻所述一个或多个平面化层还包括去掉所述有机材料层、所述形成的扩散阻挡材料层和去掉第二绝缘材料的所述部分。
15.根据权利要求8的形成后端线半导体互连结构的方法,还包括通过化学机械抛光去掉多余的导电材料和阻挡材料的步骤h)。
16.一种半导体电容器件,包括形成底部节点的第一层导体材料和在其上形成的第一绝缘材料;在所述第一层导体材料上形成的多个金属接触栓塞,具有向上延伸到所述绝缘材料的上表面之上的加衬里的侧壁部分;在所述第一绝缘材料层上形成的第二绝缘层,并与所述向上延伸的加衬里的侧壁部分保持一致,以及在所述第二绝缘层上形成顶部节点的第二层导体材料层,其中改善了所述电容器件的表面密度。
17.根据权利要求16的半导体电容器件,其中所述第二绝缘层包含高k介质材料。
18.一种形成半导体电容器件的方法,包括以下步骤:
a)提供构图的第一导体层,形成所述器件的底板;
b)在所述构图的第一导体层顶上形成第一绝缘材料层;
c)形成与所述第一导体层接触并具有向上延伸的侧壁衬里部分的多个金属接触栓塞;
d)使所述第一绝缘材料层凹陷预定的深度;
e)在多个金属接触栓塞上形成第二绝缘层,与延伸的侧壁衬里部分和凹陷步骤d)形成的凹陷一致;以及
f)提供构图的第二导体层,形成所述器件的顶板,其中改善了所述电容器件的表面密度。
19.根据权利要求18的形成半导体电容器件的方法,其中形成多个金属接触栓塞的所述步骤c)包括形成多个蚀刻的过孔开口,用扩散阻挡材料在其所述侧壁部分加衬里,以及用导电材料填充所述加衬里的过孔开口,所述凹陷步骤d)包括凹入所述第一绝缘材料层和在所述加衬里的过孔中的所述填充的材料中预定的深度,从而形成延伸的侧壁衬里部分。
20.根据权利要求18的形成半导体电容器件的方法,其中所述多个金属接触栓塞构成阵列。
21.一种半导体热沉结构,包括:第一层热沉材料;在所述第一层热沉材料层上形成的一层绝缘材料;从所述热沉材料层向上延伸穿过所述绝缘材料层的多个接触栓塞,所述接触栓塞具有侧壁部分,并且用热沉材料填充,以改善所述热沉结构的表面密度。
22.根据权利要求21的半导体热沉结构,其中所述多个接触栓塞构成阵列。
23.根据权利要求21的半导体热沉结构,其中在所述形成的多个接触栓塞之间剩余的所述绝缘材料层部分凹陷。
24.一种形成半导体热沉结构的方法,包括以下步骤:
a)提供所述结构的构图的热沉材料层;
b)在所述构图的热沉材料层顶上形成第一绝缘材料层;
c)形成与所述热沉材料层接触并具有向上延伸的侧壁衬里部分的多个接触栓塞;以及
d)在所述形成的接触栓塞之间部分凹入所述第一绝缘材料层预定深度,其中增加所述热沉的表面密度。
25.根据权利要求24的形成半导体热沉结构的方法,还包括以下步骤:用具有合适的导热特性的材料填充在所述第一绝缘材料层中部分凹入的开口中。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/723,152 US20050112957A1 (en) | 2003-11-26 | 2003-11-26 | Partial inter-locking metal contact structure for semiconductor devices and method of manufacture |
US10/723,152 | 2003-11-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1622323A true CN1622323A (zh) | 2005-06-01 |
CN100377348C CN100377348C (zh) | 2008-03-26 |
Family
ID=34592184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2004100949535A Expired - Fee Related CN100377348C (zh) | 2003-11-26 | 2004-11-19 | 半导体器件的局部互锁金属接触结构及其制造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050112957A1 (zh) |
CN (1) | CN100377348C (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5162869B2 (ja) * | 2006-09-20 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
US7531384B2 (en) * | 2006-10-11 | 2009-05-12 | International Business Machines Corporation | Enhanced interconnect structure |
US8030778B2 (en) * | 2007-07-06 | 2011-10-04 | United Microelectronics Corp. | Integrated circuit structure and manufacturing method thereof |
US7834457B2 (en) * | 2008-02-28 | 2010-11-16 | International Business Machines Corporation | Bilayer metal capping layer for interconnect applications |
US8138603B2 (en) * | 2008-05-06 | 2012-03-20 | International Business Machines Corporation | Redundancy design with electro-migration immunity |
US9303928B2 (en) * | 2008-07-23 | 2016-04-05 | Tai-Her Yang | Thermal conduction principle and device for intercrossed structure having different thermal characteristics |
KR101015526B1 (ko) * | 2008-09-02 | 2011-02-16 | 주식회사 동부하이텍 | 마스크와 그를 이용한 반도체 소자 제조 방법 |
EP3747043A4 (en) * | 2018-02-01 | 2022-02-23 | Hrl Laboratories, Llc | INTEGRATED CIRCUIT WITH METALLIC LATCHING STRUCTURE |
US11164777B2 (en) | 2020-01-15 | 2021-11-02 | International Business Machines Corporation | Top via with damascene line and via |
US11177163B2 (en) * | 2020-03-17 | 2021-11-16 | International Business Machines Corporation | Top via structure with enlarged contact area with upper metallization level |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
JP2811126B2 (ja) * | 1991-05-02 | 1998-10-15 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
US6261945B1 (en) * | 2000-02-10 | 2001-07-17 | International Business Machines Corporation | Crackstop and oxygen barrier for low-K dielectric integrated circuits |
KR100366632B1 (ko) * | 2000-10-10 | 2003-01-09 | 삼성전자 주식회사 | 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법 |
US6613664B2 (en) * | 2000-12-28 | 2003-09-02 | Infineon Technologies Ag | Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices |
US6383920B1 (en) * | 2001-01-10 | 2002-05-07 | International Business Machines Corporation | Process of enclosing via for improved reliability in dual damascene interconnects |
KR100385227B1 (ko) * | 2001-02-12 | 2003-05-27 | 삼성전자주식회사 | 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 |
US7224063B2 (en) * | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
US6602780B2 (en) * | 2001-09-06 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for protecting sidewalls of etched openings to prevent via poisoning |
KR100455380B1 (ko) * | 2002-02-27 | 2004-11-06 | 삼성전자주식회사 | 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법 |
US6838722B2 (en) * | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
US7687917B2 (en) * | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
JP2004288950A (ja) * | 2003-03-24 | 2004-10-14 | Renesas Technology Corp | 配線構造 |
US6821886B1 (en) * | 2003-09-05 | 2004-11-23 | Chartered Semiconductor Manufacturing Ltd. | IMP TiN barrier metal process |
-
2003
- 2003-11-26 US US10/723,152 patent/US20050112957A1/en not_active Abandoned
-
2004
- 2004-11-19 CN CNB2004100949535A patent/CN100377348C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100377348C (zh) | 2008-03-26 |
US20050112957A1 (en) | 2005-05-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080326 Termination date: 20091221 |