CN1595187A

CN1595187A - 半导体装置的测试方法

Info

Publication number: CN1595187A
Application number: CNA2004100737438A
Authority: CN
Inventors: 岛村秋光
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-09
Filing date: 2004-09-09
Publication date: 2005-03-16
Also published as: JP2005083895A; US20050055611A1; US7290183B2

Abstract

一种半导体装置的测试方法，包括：将半导体装置中的区域划分为多个分隔区域；提取各个分隔区域中从寄存器到其它寄存器的所有路径作为候选路径；计算候选路径的信号传输的延迟时间，选择各分隔区域中延迟时间最大的候选路径作为关键路径；对各分隔区域中的关键路径进行延迟测试。从而可以准确地筛选半导体装置。

Description

半导体装置的测试方法

技术领域

本发明涉及半导体装置的测试方法。

背景技术

在半导体装置的测试方法中，为了保证速度性能，需要测量预定关键路径的信号延迟。所谓关键路径是指逻辑电路的信号路径中如果没有在规定时间内传达信号就会出现错误动作的路径。

由于半导体装置越来越小型化，在同一半导体内各区域的过程参数会有所差别。因此，延迟时间也会不同。这样，会出现和当初设想的关键路径相比其信号传输的延迟时间增加的路径，从而不能保证预定的运算速度。

发明内容

因此，本发明的主要的目是提供一种半导体装置的测试方法，即便是因为过程偏差使实际芯片的关键路径和设计过程中的关键路径不同的情况下，该方法也能通过对于关键路径的延迟测试准确地筛选半导体装置。

通过下面的描述，本发明的其它的目的、特征和优点将会更加清楚。

为了解决上述问题，根据本发明的半导体装置的测试方法通过如下方式形成。

1)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

提取各个分隔区域中从寄存器到其它寄存器的所有路径作为候选路径；

计算候选路径的信号传输的延迟时间，选择各分隔区域中延迟时间最大的候选路径作为关键路径；和

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，在各分隔区域中设定关键路径，从而进行延迟测试。因此，即便是因为过程偏差使实际芯片的关键路径和设计过程中的关键路径不同的情况下，也可以通过对关键路径进行延迟测试准确地筛选半导体装置。

2)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

提取各个分隔区域中存在的所有布线；

提取通过所提取的布线连接寄存器的路径作为候选路径；

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，只要没有寄存器的分隔区域中包含布线和逻辑门，也能提取和选择关键路径。并对各个分隔区域中的关键路径进行延迟测试。因此，即便是因为过程偏差使实际芯片的关键路径和设计过程中的关键路径不同的情况下，也可以通过对关键路径进行延迟测试准确地筛选半导体装置。

3)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

计算候选路径的信号传输的延迟时间，选择各分隔区域中延迟时间最大的候选路径作为关键路径；

基于各分隔区域的过程信息选择信号传输中延迟时间最大的分隔区域；和

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，利用过程信息，预先选择延迟时间最大的分隔区域，仅对所选择区域中的关键路径进行延迟测试。所以，和测试所有分隔区域的情况相比，能够提高半导体装置的筛选效率。

4)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

提取各个分隔区域中存在的所有布线；

提取通过所提取的布线连接寄存器的路径作为候选路径；

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，只要没有寄存器的分隔区域中包含布线和逻辑门，也能提取和选择关键路径。此外，利用过程信息，预先选择信号传输的延迟时间最大的分隔区域，仅对所选择区域中的关键路径进行延迟测试。所以，和测试所有分隔区域的情况相比，能够提高半导体装置的筛选效率。

5)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

从各分隔区域的排列坐标信息判断各个分隔区域中存在的寄存器，提取从寄存器到其它寄存器的所有路径作为候选路径；

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，利用排列坐标数据判断寄存器的位置。所以，即使存在寄存器跨越分隔区域的情况，也能够容易地决定其属于哪一个分隔区域。

6)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

以得到半导体装置中最大寄存器间延迟时间的方式，通过从最上段分隔区域到垂直方向上对应的最下段分隔区域排列和布线寄存器和逻辑门来形成测试路径；和

对各分隔区域中的关键路径进行延迟测试。

根据这种测试方法，不提取所有分隔区域的候选路径，就可以进行延迟测试。此外，因为输入寄存器和输出寄存器是以正逻辑电路或是负逻辑电路直接连接的，所以在测试模式生成中初始化模式、过渡模式和期待值模式的生成就很容易。

7)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

同时对水平方向排列的所有分隔区域中的测试路径进行延迟测试。

根据这种测试方法，对水平方向排列的所有分隔区域中的测试路径同时进行延迟测试，因此缩短了测试所需时间。

8)根据本发明的半导体装置的测试方法包括：

将半导体装置中的区域划分为多个分隔区域；

以得到半导体装置中最大寄存器间延迟时间的方式，通过从最上段分隔区域到垂直方向上对应的最下段分隔区域排列和布线寄存器和逻辑门来形成测试路径；

从用于设置数据的寄存器对最上段的分隔区域的寄存器设置测试数据；和

根据这种测试方法，因为由数据设置寄存器对作为测试对象的寄存器设置测试数据，所以不需要额外提供测试端子。

9)根据本发明的半导体装置的设计方法包括：

布置将要安装的逻辑电路；

在完成布置后划分半导体装置中的区域；

以满足设计规则并得到半导体装置中最大寄存器间延迟时间的方式，通过从最上段分隔区域到垂直方向上对应的最下段分隔区域排列和布线寄存器和逻辑门来形成测试路径；和

通过测量测试路径的信号传输的延迟时间进行延迟测试。

根据这种设计方法，可以在不影响逻辑电路的定时的情况下，额外提供例如用于延迟测试的寄存器、逻辑门和布线等的测试电路。

10)根据本发明的半导体装置的设计方法包括：

布置将要安装的逻辑电路；

在进行布置时划分半导体装置中的区域；

在进行布置时，以满足设计规则并得到半导体装置中最大寄存器间延迟时间的方式，通过从最上段分隔区域到垂直方向上对应的最下段分隔区域排列和布线寄存器和逻辑门来形成测试路径；和

在进行布置时，通过测量测试路径的信号传输的延迟时间进行延迟测试。

与上述9)的不同之处在于，在10)中是用“在进行布置时”代替“完成布置后”。

根据这种设计方法，在进行定时校验的同时可以完成布置图设计，所以能够减少设计步骤。

11)根据本发明的半导体装置包括：

多个寄存器；

连接各个寄存器和其它寄存器的多个路径；

分别配置在从水平和垂直划分整个区域形成的多个分隔区域中的多个寄存器，

该多个寄存器存储各个分隔区域的过程信息。

12)根据本发明的半导体装置包括：

多个寄存器；

连接各个寄存器和其它寄存器的多个路径；

配置在从水平和垂直划分整个区域形成的多个分隔区域的各个最上段分隔区域和最下段分隔区域中的多个用于延迟测试的寄存器；和

连接在垂直方向上彼此对应的用于延迟测试的各个寄存器的多个测试路径。

13)根据本发明的半导体装置，在12)的结构中进一步包括：

对用于延迟测试的寄存器的各个输入选择扫描数据和过渡数据的多个选择器；

设置选择器的各个输入的过渡数据的多个设置端子；和

对各个选择器施加选择器控制信号的选择器控制端子。

14)根据本发明的半导体装置，在12)的结构中进一步包括：

设置选择器的各个输入的过渡数据的多个设置寄存器；和

对各个选择器施加选择器控制信号的选择器控制端子。

14)和13)的不同之处在于是“寄存器”设置过渡数据，而不是13)中的“端子”。

在上述结构中，较佳地，来自选择器控制端子的选择器控制信号相同地施加到所有的选择器。

在以下的本发明的说明中，将结合附图对本发明的上述及其它方面进行详细描述。

附图说明

图1是根据本发明实施例1和2的半导体装置的结构的示意图。

图2是根据本发明实施例3和4的半导体装置的结构的示意图。

图3是根据本发明实施例5的半导体装置的结构的示意图。

图4是根据本发明实施例6的半导体装置的结构的示意图。

图5是根据本发明实施例7的半导体装置的结构的示意图。

图6是根据本发明实施例8的半导体装置的结构的示意图。

图7是根据本发明实施例9的半导体装置的设计流程图。

图8是根据本发明实施例10的半导体装置的设计流程图。

在所有附图中，相同部件以相同附图标记来表示。

具体实施方式

下面参考附图说明根据本发明的半导体装置的测试方法的较佳实施例。

实施例1

图1示出了根据实施例1的半导体装置。用水平分隔线14、15、16和垂直分隔线17、18、19分隔半导体装置1，产生了分隔区域26～41。分隔区域26包含寄存器2、20和23，分隔区域27包含寄存器5。其它分隔区域也分别包含有寄存器。

半导体装置的测试方法的步骤如下。

1)如上述那样将半导体装置1分隔为多个分隔区域。

2)基于分隔区域的坐标和寄存器的坐标，提取各分隔区域中的寄存器。

3)提取从所提取的寄存器路由到其他寄存器的所有路径作为候选路径。候选路径是由布线和逻辑门组成的。

4)对多个提取路径，基于布线的排列信息计算信号传输中的延迟时间，并选择迟延时间最大的候选路径作为关键路径。

上述提取寄存器、提取候选路径和计算延迟时间是通过模拟器进行的。

5)对关键路径进行延迟测试。具体地说，通过扫描链在各分隔区域中选择的关键路径中设置初始化模式，并操作关键路径。接着进一步在其中设置过渡模式，并操作关键路径。最后，对测试结果和期待值进行比较。

以下说明一个具体示例。

对于分隔区域26中的寄存器2，将经过路线4到达寄存器3的路径提取为候选路径。对于寄存器20，将经过路线22到达寄存器21的路径提取为候选路径。对于寄存器23，将经过路线25到达寄存器24的路径提取为候选路径。

然后，相互比较多个候选路径的延迟时间，选择延迟时间最大的候选路径作为关键路径。在此示例中，选择从寄存器2经过路线4到达寄存器3的候选路径作为关键路径。

以下按相同的方式在各分隔区域中提取候选路径，从而选择关键路径。

接下来进行延迟测试。具体地说，利用半导体装置1内的扫描链在分隔区域26的关键路径的寄存器2中设置初始化模式，并操作寄存器2。然后在其中进一步设置过渡模式，并操作寄存器2。最后对测试结果和期待值进行比较。

以下按相同方式在分隔区域27～41中对关键路径进行延迟测试。

如上所述，即便是因为过程偏差使设计过程中的关键路径和实际芯片的关键路径不同的情况下，也可以对关键路径进行延迟测试，并且可以准确地筛选半导体装置。

实施例2

下面进一步参考图1说明实施例2。

就分隔区域30来看，提取了布线路径42、43、44、45、46和47。

半导体装置的测试方法的步骤如下。

1)如上述那样将半导体装置1分隔为多个分隔区域。

2)提取分隔区域中的所有布线路径。

3)选择经过各个提取的布线路径从寄存器路由到寄存器的路径作为候选路径。

4)相互比较多个候选路径中的延迟时间，从而选择延迟时间最大的候选路径作为关键路径。

5)对关键路径进行延迟测试。具体地说，在各分隔区域中选择的关键路径中设置初始化模式，并操作关键路径。接着在其中设置过渡模式，并操作关键路径。最后，对测试结果和期待值进行比较。

以下说明一个具体示例。

在分隔区域30中，对于布线路径42得到从寄存器12到达寄存器13的候选路径。对于布线路径43、44，得到从寄存器2到达寄存器3的候选路径。对于布线路径45、46，得到从寄存器8到达寄存器9的候选路径。对于布线路径47，得到从寄存器20到达寄存器21的候选路径。

然后，相互比较多个候选路径的延迟时间，选择延迟时间最大的候选路径作为关键路径。在此示例中，在分隔区域30中选择包括布线路径43、44的从寄存器2到达寄存器3的路径。

以下按相同方式在各分隔区域中提取候选路径，从而选择关键路径。

接下来与实施例1相同，在各分隔区域中进行延迟测试。

如上所述，只要没有寄存器的分隔区域中包含布线和逻辑门，也能得到关键路径并对关键路径进行延迟测试。因此，即便是因为过程偏差使实际芯片的关键路径和设计过程中的关键路径不同的情况下，也可以通过对关键路径进行延迟测试准确地筛选半导体装置。

实施例3

图2示出了根据实施例3的半导体装置。用水平分隔线114、115、116和垂直分隔线117、118、119分隔半导体装置101，就产生了分隔区域126～141。各分隔区域包含存储相应分隔区域的过程信息的寄存器。分隔区域126包含存储过程信息的寄存器120，分隔区域127包含存储过程信息的寄存器121。在其它分隔区域中也存在有过程信息寄存器。

半导体装置的测试方法的步骤如下。

1)如上述那样将半导体装置101分隔成多个分隔区域。

2)基于分隔区域和寄存器的坐标，提取各分隔区域中存在的寄存器。

3)提取从所提取的寄存器到其他寄存器的所有路径作为候选路径。

4)计算所提取的多个候选路径的信号传输中的延迟时间，选择延迟时间最大的候选路径作为关键路径。

5)指定各分隔区域的过程信息，从而基于该过程信息选择延迟时间最大的分割区域(所选择的区域)。

6)在所选择的区域中对关键路径进行延迟测试。

如上所述，基于各个分隔区域的过程信息选择延迟时间最大的所选择的区域。然后，对设计过程中的关键路径和所选择的区域中的关键路径进行延迟测试。测试的实施方法与实施例1相同。

根据这种测试方法，即便是在半导体装置内产生过程偏差的情况下，因为使用过程信息预先选择了延迟时间最大的分隔区域，所以不需要对所有的分隔区域进行测试就可以进行半导体装置的筛选。

实施例4

下面参考图2说明实施例4。

在分隔区域130中提取布线路径142、143、144、145和146。然后，提取含有各布线路径的候选路径。包括路径142的候选路径从寄存器112到寄存器113。包括路径143和144的候选路径从寄存器102到寄存器103。包括路径145和146的候选路径是从寄存器108到寄存器109。

各分隔区域包括存储相应分隔区域的过程信息的寄存器。分隔区域126包括存储过程信息的寄存器120，分隔区域127包括存储过程信息的寄存器121。其它分隔区域分别包括过程信息寄存器。

半导体装置的测试方法的步骤如下。

1)提取各分隔区域中的所有布线路径。

2)相互比较经过各布线路径的候选路径的延迟时间，从而选择关键路径。在此示例中选择作为包含路线143和144的候选路径的从寄存器102到寄存器103的路径。

3)其后提取各分隔区域中的候选路径。

4)在对半导体装置进行测试时，从各分隔区域的过程信息判断延迟时间最大的分隔区域。

5)除了在设计时对关键路径进行测试，还要对延迟时间最大的分隔区域的关键路径进行测试。测试的实施方法与实施例1相同。

如上所述，只要没有寄存器的分隔区域中存在布线或逻辑门，也能提取信号传输路径。此外，即便是在半导体装置内产生过程偏差的情况下，因为使用过程信息预先选择了延迟时间最大的分隔区域，所以不需要对所有的分隔区域进行测试就可以进行半导体装置的筛选。

实施例5

实施例5涉及对分隔区域中寄存器存在与否的认识。当寄存器跨越分隔区域时，很难辨别这个寄存器属于哪一个分隔区域。也就是说，很难将该寄存器划分到多个分隔区域中。

在图3中用水平分隔线173、174、175和垂直分隔线176、177、178分隔半导体装置151，从而产生了分隔区域157～172。在分隔区域157中有寄存器152和154，以及寄存器153的一部分。在分隔区域158中有寄存器155和156，以及寄存器153的一部分。图中省略了其他分隔区域中的寄存器。

半导体装置的测试方法的步骤如下。

首先，基于分隔区域的坐标和寄存器的左下坐标提取各分隔区域中存在的寄存器。在分隔区域157中，提取X坐标大于等于0并小于20、Y坐标大于等于60并小于80的寄存器。在此实施例中，提取了寄存器152、153和154。在分隔区域158中，提取了寄存器155和156。按相同方式在所有分隔区域中提取寄存器。

以下与实施例1相同，提取从寄存器到寄存器的路线，计算延迟时间，选择关键路径，生成测试模式，从而进行半导体装置的筛选。

如上所述，用排列坐标数据来判断寄存器的位置。所以，即便是寄存器跨越了分隔区域，也能够容易地确定该寄存器属于哪一个区域。

实施例6

在图4中，与图1同样，用水平分隔线14、15、16和垂直分隔线17、18、19分隔半导体装置1，产生了分隔区域26～41。

除了构成逻辑电路的寄存器以外，在最上段的各分隔区域和最下段的各分隔区域中，还设置了用于延迟测试的寄存器。在垂直方向彼此对应的寄存器由逻辑门和布线相连接。

在最上段的分隔区域26中，存在寄存器2、20、23和51。寄存器2、20和23构成了半导体装置中实现的逻辑电路。与此相反，寄存器51是用于延迟测试而安装的。在最下段的分隔区域38中，存在寄存器9、10、11和52。寄存器9、10和11构成了半导体装置中实现的逻辑电路。与此相反，寄存器52是用于延迟测试而安装的。寄存器51的输出连接到由布线和逻辑门构成的测试路径53，再将测试路径53输入到寄存器52。关于寄存器51、52及测试路径53，寄存器和逻辑门通过等于半导体装置1的寄存器之间的最大延迟时间的方式进行排列和布线。

同样，通过测试路径56，将最上段分隔区域27中的延迟测试寄存器54和最下段分隔区域39中的延迟测试寄存器55相连接。

此外，通过测试路径59，将最上段分隔区域28中的延迟测试寄存器57和最下段分隔区域40中的延迟测试寄存器58相连接。

此外，通过测试路径62，将最上段分隔区域29中的延迟测试寄存器60和最下段分隔区域41中的延迟测试寄存器61相连接。

关于测试路径56、59和62，寄存器和逻辑门通过等于半导体装置1的寄存器之间的最大延迟时间的方式进行排列和布线。

进行布线要做到，基于最上段的寄存器的输出信号的变化，最下段寄存器的输入也要发生变化。逻辑门可以使用任何种类的可用电路。在使用多输入逻辑门的情况下，除了向其中输入来自最上段寄存器发送的信号的端子之外，它的端子固定在对逻辑门的动作不会产生影响的电平上。

如上所述，对用于延迟测试而安装的如此排列和布线的寄存器，同实施例1一样，设置初始化模式和过渡模式，确认输出寄存器，从而进行延迟测试。

如上所述，只对从最上段的分隔区域到最下段的分隔区域的路径进行延迟测试。所以，不需要为了进行延迟测试提取所有的分隔区域中寄存器之间延迟的候选路径。此外，因为输入寄存器和输出寄存器是以正逻辑电路或是负逻辑电路直接相互连接的，所以初始化模式、过渡模式和期待值模式的制作就很容易。

实施例7

下面参考图5说明实施例7。

与实施例6一样，在最上段和相应的最下段的各分隔区域中配置了寄存器，对应的寄存器彼此连接。

配置有用于设置过渡数据的端子63～66。对于最上段的用于延迟测试的寄存器，提供了用于在普通扫描数据输入和从过渡数据设置端子进行数据输入中进行选择的选择器72～75。由扫描数据输入的选择器控制端子67将选择器控制信号80输入到各选择器中。在普通操作中不需要设置端子63～66和选择器控制端子67，所以这些端子可以用于其它用途。

将过渡数据设置端子63的输出68输入到选择器72。尽管图中未示出，选择器72的另一个输入形成了对于寄存器5 1的普通扫描数据输入信号。其它设置端子64、65、66和选择器73、74、75之间的关系也与此相同。

在测试半导体装置时，对于最上段的寄存器，用普通扫描模式来设置初始化模式。之后，将选择器控制信号80改变为从设置端子选择过渡数据的电平。同时，在最上段的寄存器中设置过渡数据。在下一个时钟中，相互比较最下段寄存器的值。

如上所述，只对从最上段分隔区域的寄存器到最下段分隔区域的寄存器的路径进行延迟测试。所以，不需要提取所有分隔区域中寄存器之间延迟的候选路径，就可进行延迟测试。此外，可以对排在水平方向的所有分隔区域同时进行延迟测试，所以能够缩短测试时间。再有，测试模式的制作也变得容易了。

实施例8

下面参考图6说明实施例8。

与实施例7一样，在最上段的分隔区域和对应的最下段分隔区域中配置了寄存器，对应的寄存器彼此连接。配置有用于设置过渡数据的寄存器81～84。对于最上段的用于延迟测试的寄存器，提供了用于在普通扫描数据输入和从过渡数据设置端子进行数据输入中进行选择的选择器72～75。由扫描数据输入的选择器控制端子67将选择器控制信号80输入到各选择器中。

将过渡数据设置寄存器81的输出85输入到选择器72。尽管图中未示出，选择器72的另一个输入形成了对于寄存器51的普通扫描数据输入信号。其它设置端子82、83、84和选择器73、74、75之间的关系也与此相同。

在测试半导体装置时，对于最上段的寄存器，用普通扫描模式来设置初始化模式。之后，在设置寄存器81～84中设置过渡模式。然后，将选择器控制信号80改变为从设置端子选择过渡数据的电平。同时，在最上段的各寄存器中设置过渡数据。在下一个时钟中，相互比较各最下段寄存器的值。

如上所述，不需要进一步提供为了设置用于延迟测试的过渡数据的测试端子，可同时对各分隔区域进行延迟测试，所以能够缩短测试时间。

实施例9

图7示出了当根据实施例9测试半导体装置时的设计方法流程图。各个方框表示设计阶段。

在阶段200中进行半导体装置的逻辑设计。接着，在阶段201中进行逻辑电路的布置。接着，在阶段202对于逻辑电路进行定时校验。如果定时校验的结果是NG，就向前再次执行阶段201或阶段200。

如果定时校验的结果是OK，在阶段203进行测试电路的布置。接着，在阶段204对测试电路进行定时校验。当定时校验的结果是NG时，就向前重复执行阶段203。当定时校验的结果是OK时，转到阶段205，至此完成设计。

在阶段203，在布置测试电路时不要影响逻辑电路的定时。具体地说，测试电路的布置使关键路径的当前延迟量不会因为寄存器和逻辑门的布线而增加。此外，测试电路的布置使受寄存器和逻辑门的布线影响的任何路径不会被选择为关键路径。

如图4所示的那样，将半导体装置以固定的间隔进行分隔。通过等于最大寄存器间延迟时间的方式来从最上段分隔区域到对应的最下段分隔区域排列和布线寄存器和逻辑门。在最上段和最下段的分隔区域中配置有寄存器，在最上段和最下段分隔区域之间的中间分隔区域中配置和布线了逻辑门。之后，与实施例6一样，对半导体装置进行延迟测试。

如上所述，可以在不影响逻辑电路定时的情况下，增加延迟测试寄存器、逻辑门和布线。

实施例10

图8示出了当根据实施例10测试半导体装置时的设计方法流程图。各个方框表示设计阶段。

在设计阶段200中进行半导体装置的逻辑设计。接着，在阶段206中进行逻辑电路和测试电路的布置。然后在阶段207对逻辑电路和测试电路进行定时校验。当定时校验的结果是NG，再向前执行阶段200或阶段206的处理。当定时校验的结果是OK，就转向阶段205，至此完成设计。

在阶段206，在布置测试电路时不要影响逻辑电路的定时。具体地说，测试电路的布置使关键路径的当前延迟量不会因为寄存器和逻辑门的布线而增加。此外，测试电路的布置使受寄存器和逻辑门的布线影响的任何路径不会被选择为关键路径。

如上所述，因为可以一边进行定时校验一边完成布置设计，所以就能够做到在不影响逻辑电路定时的情况下，增加延迟测试寄存器、逻辑门和布线，从而缩减了设计步骤。

如上所述，根据本发明，即便是因为过程偏差使设计过程中的关键路径和实际芯片的关键路径不同的情况下，也可以准确地筛选半导体装置。

上述清楚地说明了本发明所提供的测试方法。

Claims

1.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

对各分隔区域中的关键路径进行延迟测试。

2.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

提取各个分隔区域中存在的所有布线；

提取通过所提取的布线连接寄存器的路径作为候选路径；

对各分隔区域中的关键路径进行延迟测试。

3.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

对各分隔区域中的关键路径进行延迟测试。

4.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

提取各个分隔区域中存在的所有布线；

提取通过所提取的布线连接寄存器的路径作为候选路径；

对各分隔区域中的关键路径进行延迟测试。

5.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

对各分隔区域中的关键路径进行延迟测试。

6.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

对各分隔区域中的关键路径进行延迟测试。

7.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

8.一种半导体装置的测试方法，包括：

将半导体装置中的区域划分为多个分隔区域；

9.一种半导体装置的设计方法，包括：

布置将要安装的逻辑电路；

在完成布置后划分半导体装置中的区域；

通过测量测试路径的信号传输的延迟时间进行延迟测试。

10.一种半导体装置的设计方法，包括：

布置将要安装的逻辑电路；

在进行布置时划分半导体装置中的区域；

11.一种半导体装置，包括：

多个寄存器；

连接各个寄存器和其它寄存器的多个路径；

该多个寄存器存储各个分隔区域的过程信息。

12.一种半导体装置，包括：

多个寄存器；

连接各个寄存器和其它寄存器的多个路径；

13.如权利要求12所述的半导体装置，进一步包括：

设置选择器的各个输入的过渡数据的多个设置端子；和

对各个选择器施加选择器控制信号的选择器控制端子。

14.如权利要求13所述的半导体装置，其中来自选择器控制端子的选择器控制信号相同地施加到所有的选择器。

15.如权利要求12所述的半导体装置，进一步包括：

设置选择器的各个输入的过渡数据的多个设置寄存器；和

对各个选择器施加选择器控制信号的选择器控制端子。

16.如权利要求15所述的半导体装置，其中来自选择器控制端子的选择器控制信号相同地施加到所有的选择器。