CN1581489A - 集成电路、存储单元及制造方法、存储单元的程序化方法 - Google Patents
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Abstract
一种可电程序非挥发性存储单元，此存储单元包括第一电极、第二电极以及在两电极间的一材料层(如超薄氧化硅)，其特征在于此材料层对应相对低电压的程序化应力，其电阻具有累进改变的特性。通过施加应力于两电极之间的材料层以建立表示储存数据的可程序电阻。此种存储器适用于在单一存储单元中储存多位的数据及/或适用于可程序化多次而不需抹除操作。
Description
技术领域
本发明是有关于一种可电程序非挥发性存储器与含有此存储器的集成电路，且特别是有关于一种存储单元结构、根据由超薄介电层及相关结构的累进崩溃(progressive breakdown)引发可程序电阻的操作方法。
背景技术
可电程序非挥发性存储器技术已应用在许多用途上。这些种种的技术会随着存储单元可被程序化的次数、达到程序化所需要的电压与储存在每一存储单元的数据的位数而改变。而且，一个重要的考量是所提供的特定存储器技术是否在制造步骤中能够符合存储单元与辅助电路的需求。
存储器技术建立在浮置栅极上(如：标准的可电除且可程序只读存储器(EEPROM))或在电荷陷入层上(如：氧化硅-氮化硅-氧化硅)的存储单元通常可以程序化数次。然而，这些技术需要复杂的程序化与抹除电路，并使用复杂的充电泵(charge pump)技术以达到程序化与抹除所要求的电压。而且，当于每一存储单元中储存多于一位的数据时，需要复杂的程序化与感测技术。于是，对于这些类型的闪存而言，制作闪存所需要的制程步骤通常包括对于在同一集成电路上形成标准逻辑电路(如互补式金氧半导体(CMOS)电路)不是一般要求的步骤，而这些步骤会造成成本提高。
de.Graaf等人于“A Novel High-Density Low-Cost DiodeProgrammble Read-only Memory”IEDM 1996，page 7.6.1～7.6.4中揭露一种简单的可电程序存储单元。根据de.Graaf等人，一种一次可程序高密度存储器可通过使用二极管-抗熔丝(Diode-antifuse)结构来达成，此种二极管-抗熔丝(Diode-antifuse)是由第一n型多晶硅电极、第二p型扩散电极以及在两电极之间的一层介电层，此介电层厚度为60埃左右，且材质为利用热成长法形成的二氧化硅。在此结构中，存储单元被程序化是通过施加13伏特左右的高压以引发介电层的崩溃，由此在经程序化存储单元的电极之间形成物理性连接。虽然，de.Graaf等人所揭露的结构较为紧密且容易制造，但是此种存储单元只能程序化一次且需要高电压操作。
因此，目前需要提供一种可电程序非挥发存储器技术，可以在低电压操作，且其制程更可以与标准CMOS逻辑电路制造技术兼容。同时，也需要提供一种非挥发性存储单元技术，可对存储单元进行多次程序化操作及/或在单一存储单元中储存多于一位的数据。
发明内容
本发明的目的就是在提供一种可电程序非挥发性存储单元及其制造方法，此存储单元包括第一电极、第二电极以及在两电极间的一材料层，其特征在于材料层具有基本上累进改变的可测量特性，例如材料层的电阻、电抗、磁性、极性、元素排列等，通过应力的累进量表示储存的数据来建立可程序特性。此材料层包括一层超薄的材料，在此所谓的“超薄”可定义为材料层的厚度薄到使在正常的操作条件中基本上稳定的较厚材料层的性质会随着控制的量而改变。在本发明的一实例中此材料层包括具有特定厚度的介电材料，此存储单元的特征为利用低电压跨过介电层一段时间，而由应力累进量造成电阻累进改变，以建立可程序电阻，来表示储存的数据。在一个选定存储单元中的可重复程序化并不需要“抹除”，而可以提供一个多次可程序存储器。当然，通过使用更多准的电阻以在单一主体存储单元中建立多程序化状态，此多程序化状态是符合多位数据或对应多程序化循环。因此，此种存储单元可称为可程序电阻不需抹除存储单元(programmable resistance eraseless memory)。
在本发明的实施例中，此种存储单元可在单一存储单元中储存多位数据；可进行多于一次的程序化操作而不需抹除操作；可同时在单一存储单元中储存多位数据且可进行多于一次的程序化操作而不需抹除操作。而且，此存储单元也可储存模拟数据。
在文献中已揭露超薄氧化层的累进崩溃是与用于晶体管栅极的介电层的可量测性(scalability)的极限有关。如Hosoi等人“A NewModel of Time Evolution of Gate Leakage Current after Soft Breakdownin Ultra-Thin Jake Oxides，”IEDM，2002；Wang等人“NegativeSubstrate Bias Enhanced Breakdown Hardness in Ultra-Thin OxidepMOSFETs，”41st Annual International Reliability Physics Symposium，Dallas，Texas 2003；以及Linder等人，“Growth and Scaling of OxideConduction after Breakdown，”41st Annual International ReliabilityPhysics Symposium，Dallas，Texas 2003。
累进崩溃现象在Hosoi等人的文献中表示为“软崩溃(Soffbreakdown)”，在Wang等人的文献中表示为崩溃发展“以累进的方式”。Linder等人的文献中揭露超薄氧化层的累进崩溃特性的特征在于“退化速率(degradation rate)”，其是由施加电压、氧化层厚度、基底掺杂区、信道长度决定的。在本发明中，累进崩溃现象是应用于在单一存储单元结构建立可程序电阻值。结果，存储单元结构可较为紧密，可利用标准CMOS制程简单的制造，且能够以低电压操作。
于是，本发明的实施例提供一种存储单元，包括第一电极、第二电极以及在两电极间的一材料层。此材料层的特征在于累进崩溃是由应力引发，例如使电压跨过该材料层。本发明的实施例对应施加电压跨过该材料层而产生特性累进改变的操作电压小于5伏特。在一些实施例中，程序化应力是由施加一正电压至第一电极并施加一负电压至第二电极所引发，其中正电压与负电压的绝对值小于2伏特。
本发明提供一种存储单元的制造方法，包括于一基底上形成一第一电极。在第一电极上形成一电极间(inter-electrode)材料层，此电极间材料层的特征在于具有对应应力而累进改变的特性。然后，于电极间材料层上形成一第二电极。第一电极是利用提供一基底，然后植入n型或p型掺质而在基底中形成一导电区而形成的。可选择的，第一电极也可以在基底上利用成长或沉积一或多层的导体层而形成的。同样的，电极间材料层可以在第一电极上利用成长或沉积材料层而形成的。在一实施例中，电极间材料层的材质为在由掺杂硅基底所形成的电极上利用热成长制程形成的二氧化硅或氮氧化硅。第二电极在本发明的另一实施例中是在电极间材料层上利用成长或沉积一或多层的导体层而形成的。
本发明提供一种存储单元阵列的制造方法，包括下列步骤：
于一基底上形成多个第一导线，这些第一导线在第一方向平行延伸；
于这些第一导线上形成多个第二导线，这些第二导线在与第一方向垂直的一第二方向平行延伸，而定义出一相交的阵列；
于第一导线与第二导线之间的相交区域形成电极间材料层，此电极间材料层的特征在于对应应力具有累进改变的特性，而于相交区域形成存储单元；以及
在基底上形成电路，以供给应力和感测存储单元的特性。
在本发明的实施例中，利用例如浅沟渠隔离制程或LOCOS隔离制程在多个第一导线之间形成填满有介电材料的沟渠。如此即在存储单元的列之间形成隔离结构。多个沟渠系在形成多个第一导线之前形成的。然后，多个第一导线例如通过掺杂半导体基底而形成在沟渠之间的区域。在另一实施例中，多个沟渠在沉积或形成用于第一导线的材料层之后形成的。在此情况下，于形成多个沟渠的步骤中将上述材料层分成多个导线。
在本发明的一实施例中，存储单元是以下述步骤形成的：
于一硅基底植入掺质以形成具有第一导电型态的导电扩散区；
于导电扩散区上形成氧化硅层，此氧化硅层的厚度小于15埃；以及
在氧化硅层上形成具有第二导电型态的掺杂多晶硅。
用于形成第一导线、第二导线与电极间材料层的制程会随着所选择的材料与所使用的材料的厚度而有所不同。
本发明所使用的超薄层包括氧化硅、氮氧化硅、掺杂及未掺杂二氧化硅，其在第一导线和第二导线之间具有小于20埃的厚度；在另一实施例中，其在第一导线和第二导线之间具有小于15埃的厚度。利用氧化硅或其它材料的厚度在下限时具有特性累进改变的特征而用于存储器组件是根据程序化及感测特性累进改变量的能力。其它作为本发明的超薄层的材质包括氮化硅、如氧化硅-氮化硅-氧化硅ONO堆栈层之多层堆栈结构、氧化铝等。介电材料如Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy、La2O3等也可以作为存储单元的上述超薄层的材质。
第一电极与第二电极之组成会因本发明应用的环境而改变。在本发明的一实施例中，第一电极包括一多晶硅层，第二电极包括在半导体基底的导电扩散区。在另一实施例中，多晶硅层与导电扩散区具有相反的导电型态，而形成一类二极管(Diode-like)可程序电阻存储单元。在另一实施例中，第一电极与第二电极可包括导体组合，含有金属如铜、铝、钨、钛、合金及其组合、p型与n型多晶硅、p型与n型扩散区、金属硅化物、半金属、及其类似物。在一些实施例中，电极的材质包括含一元素的材料，在电极间的电极间材料层的材质包括同一元素的化合物。举例来说，第一与第二电极的材质包括硅，如非晶硅、单晶硅、多晶硅、金属硅化物及其类似物，则在第一电极与第二电极之间的电极间材料层包括一含硅的化合物，如氧化硅或氮化硅等。
本发明也提供一种集成电路，包括如上述的存储单元阵列，利用逻辑电路通过引起介电层的累进崩溃以程序化存储单元，并利用感测电路感测阵列中存储单元的累进崩溃量。在本发明实施例中，累进崩溃量是由存储单元中电阻的改变来表示。通过程序化与感测特性的多阶变化而在单一存储单元建立多位。举例来说，在一实施例中操作程序化逻辑电路而对一选定存储单元施加一偏压，然后确认是否该偏压造成预期的累进改变量。如果确认此操作失败，然后重试施加电压与确认操作，并重复此流程直到存储单元成功的程序化或到达重试的极限。
本发明实施例的感测电路包括一参考电流源与一电路，此电路用以比较来自存储单元的电流与来自参考电流源的电流。在用于感测单一存储单元多位或多阶特性累进改变的实施例中，感测电路可包括多个参考电流源，且电路用以比较来自存储单元的电流与来自多个参考电流源的一或多个参考电流。
本发明更提供一种存储单元的程序化方法，包括在进行程序化时，供应一应力至电极间材料层以引发该层的特性累进改变。因为特性的累进改变，所以可以达到多阶程序化。此多阶程序化可应用于多次程序化一个存储单元而不需要抹除操作，而可于单一存储单元中程序化多个位，且可以结合多位与多次程序化。
根据本发明的实施例，在程序化时供应一应力至存储单元的流程包括使用连续的电流脉冲与确认步骤，其叙述如下：
供应一第一程序化脉冲至具有第一脉冲高度与第一脉冲宽度的存储单元；
测量是否该存储单元对应该第一程序化脉冲而被程序化；以及，如果不是
供应一程序化重试脉冲至存储单元；
测量是否该存储单元对应该程序化重试脉冲而被程序化；以及，如果不是
重复供应另一程序化重试脉冲至该存储单元与测量该存储单元是否被程序化，直到测量出该存储单元已被程序化或重试的次数到达最大值；
其中，程序化重试脉冲各自具有脉冲宽度与脉冲高度，其会根据一模式而改变，在此模式中至少一个程序化重试脉冲具有与其它在模式中的程序化重试脉冲不同的脉冲宽度或脉冲高度。
在本发明实施例中，程序化的方法包括一确认步骤。此确认步骤包括产生一信号，如参考电流，其可以表示出在选定存储单元中的特性值。然后，将此信号与参考信号作比较，以确认预期数据的程序化。
在单一存储单元被程序化多次的实施例中，此程序化的方法包括使用例如状态机、其它数据储存器或逻辑电路结构，维持施与存储单元阵列的程序化循环数的纪录。在确认步骤或感测存储单元数据时所使用的参考信号是根据已执行的程序化循环数而分别从对应多个程序化循环的多个参考信号来源中选择出的。
本发明通过简单的改变参考位准而允许重置储存在存储单元列中的数据，其中储存在存储单元列中的数据是通过设定阵列中的存储单元的特性高于或低于参考位准来表示数据值。上述的术语“重置”是指设定所有存储单元至标准值，通常对单一位存储单元为“0”或对二位存储单元为“00”等等。此重置的方法使对阵列进行多次程序化操作以于单一存储单元储存一或多个位的数据成为可能。根据本发明实施例的程序包括首先通过对单位元存储单元改变参考位准或对多位存储单元改变参考位准状态以重置存储单元阵列，因此阵列中的所有存储单元具有处于一个位准的感测特性，此位准是高于或低于新的参考位准或参考位准。在通过改变参考位准而进行重置之后，使用新的参考位准或参考位准使阵列可以如上述一样通过施加应力至选择的存储单元而再次被程序化。于是，本发明执行重置步骤而不需要执行“抹除”操作，其中抹除操作设计成通过施加应力至存储单元以改变已被感测的存储单元的特性。在此种理论下，本发明的程序化方法的特征在于“不需抹除”。
在一些实施例中，在单一存储单元中储存有多位，程序化的方法包括对被程序化至存储单元的多位数据提供一数值。在确认步骤或感测在存储单元中的多位数据时所使用的参考信号是从用于多位数据的多个数值所对应的多个参考信号中选出。
本发明也提供一种集成电路，包括一逻辑电路如通用处理器或专用逻辑电路、一高速存储器如静态随机存取存储器与如上述的根据由介电层的累进崩溃引发的可程序电阻的PREM存储单元阵列。在一些实施例中，用于程序化存储单元阵列的逻辑电路包括由晶载通用处理器所执行的指令。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是本发明的含有累进崩溃介电层的可程序电阻存储单元的简图。
图2是在半导体基底上具有超薄氮氧化硅、作为第一电极的p型多晶硅层、作为第二电极的n型扩散区的含有累进崩溃介电层的类二极管可程序电阻存储单元的简图。
图3是在半导体基底上具有作为第一电极的n型多晶硅层、作为第二电极的p型扩散区的含有累进崩溃介电层的类二极管可程序电阻存储单元的简图。
图4是de Graaf等人所提出公知介电层的灾难性崩溃行为示意图。
图5是图2的累进崩溃存储单元的程序化电流对程序化时间关系图。
图6是图2的累进崩溃存储单元的读取电流对程序化时间关系图。
图6A是图2的累进崩溃存储单元具有四种不同程序化施加电压量值之读取电流对程序化时间关系图。
图7是本发明的适用于测量程序化在存储单元内的数据的参考电流值Ref-1.1关系图。
图8是本发明的适用于测量程序化在存储单元内的二位数据的参考电流值Ref-1.1、Ref-1.2、Ref-1.3关系图。
图9是本发明的适用于测量程序化在存储单元内的数据的15参考电流值关系图。
图10是本发明的存储单元阵列的基本阵列结构图。
图11是本发明的图2所示存储单元的阵列的基本阵列结构图。
图12是本发明的图3所示存储单元的阵列的基本阵列结构图。
图13是本发明的存储单元的基本制造流程图。
图14是本发明的图2所示存储单元的基本制造流程图。
图15是本发明的图3所示存储单元的基本制造流程图。
图16是本发明的图11所示阵列结构的基本制造流程图。
图17是本发明的图11所示阵列结构的另一种基本制造流程图。
图18是根据本发明的图16、图17所示制造流程所制造出来的阵列结构的俯视图。
图19是本发明的阵列和感测电路结构的示意图。
图20是本发明的另一种阵列和感测电路结构的示意图。
图21是本发明的驱动存储器的集成电路的组成结构图。
图22是本发明的多次程序化实施例在第一次程序化后用于感测一位数据的参考电流位准关系图。
图23是本发明的多次程序化实施例在第二次程序化后用于感测一位数据的参考电流位准关系图。
图24是本发明的多次程序化实施例在第三次程序化后用于感测一位数据的参考电流位准关系图。
图25是本发明的多次程序化实施例在第四次程序化后用于感测一位数据的参考电流位准关系图。
图26是本发明的多次程序化模式图。
图27A至图27D是本发明的存储单元阵列程序化与程序化干扰状态图。
图28是图27A至图27D中的图27C所示的未选定存储单元的程序化干扰状态图。
图29是图27A至图27D中的图27D所示的未选定存储单元的程序化干扰状态图。
图30A至图30D是本发明的存储单元阵列读取与读取干扰状态图。
图31是选择已程序化存储单元与图30B、图30C所示的选择未程序化存储单元的读取电流对栅极电压关系图。
图32是选择已程序化存储单元与图30B、图30C所示的选择未程序化存储单元的读取电流对读取时间关系图。
图33是选择已程序化存储单元与图30B、图30C所示的选择未程序化存储单元的读取电流对保持时间关系图。
图34是本发明的多次程序化、单一存储单元多位的实施例的参考电流值示意图。
图35是本发明的具有可程序电阻不需抹除存储单元阵列、专用逻辑电路、静态随机存取存储器的记体电路的方框示意图。
图36是本发明的具有可程序电阻不需抹除存储单元阵列、通用处理器、专用逻辑电路、静态随机存取存储器的记体电路的方框示意图。
【图式标示说明】
10、12、40：导体
11、14、17、51、58、63：介电层
13、16：第一电极
15、18：第二电极
30、31、32、33、100、101、102、103、104、105、122、123、124、125、126：隔离沟渠
34、35、36、46、48、50、55、60：下电极导体
37、38、39：超薄氧化层
45、47、52、59、64：上电极导体
56、61、106、120：掺质
57、62、100：基底
107、108、119、110：埋入式扩散区
111、112、113、114：超薄介电层
115：多晶硅
121：扩散区
127、128、129、130、200、201、202：埋入式扩散位线
203、204、205：多晶硅字符线
206：相交区域
250、270、601、701：PREM阵列
251：数据输出线
252、253、254、260：感测放大器
255、256、257、265：导线
261、263、263：开关
271：行译码器
272：列译码器
273：地址总线
275：电压源
276：感测放大器与输入数据结构
277：读取与程序化状态装置
280：输入数据总线
281：输出数据总线
300、301、302、303、304、310、320、330：方框
400、401、402、403、500、501、502、503：字符线
410、411、412、413、504、505、506、507：位线
420、423、426、520、523、527：上电极
421、424、427、521、524、528：下电极
422、425、428、522、525、529：电极间介电层
550、551、560、561、562、565、566、567：标记线
552：线
602、702：SRAM
603、703：逻辑电路
704：处理器
A、B、B1、B2、C：存储单元
具体实施方式
请参照图1至图36，其用以说明本发明的较佳实施例。
图1至图3所示为本发明的基本存储单元结构图。如图1所示，存储单元包括导体10、累进崩溃介电层11与导体12。导体10系作为第一电极。导体12作为第二电极。介电层11具有一厚度或结构特性，使其会依照应力而累进改变。典型的介电材料都具有累进崩溃特性而造成电阻的累进改变，其包括超薄氧化层，例如氮氧化硅的厚度小 20埃左右，较佳是小于15埃左右。
氮氧化硅的形成方法包括使用二氧化硅热成长制程，在制程期间或之后，暴露在NO或N2O下进行氮化反应，此步骤可以与存储单元阵列外的周边电路区的热氧化制程一起进行。介电层11也可以使用其它经过氮化制程或未经过氮化制程的二氧化硅。介电层11也可以包括利用化学气相沉积法(CVD)、等离子增强化学气相沉积法(PECVD)、TEOSCVD、高密度等离子化学气相沉积法(HPCVD)或其它制程所形成的氧化硅或其它材料。介电层11所使用的材质也可以包括利用溅镀、脉冲气相沉积(PVD)、喷射气相沉积(JVD)、原子层沉积(ALD)所形成的氧化物。对于各种可应用的沉积技术可以参照Rossnagel，S.M.等人提出的“From PVD to CVD to ALD forinterconnects and related applications，”Interconnect TechnologyConference，2001.Proceedings of the IEEE 2001 International，4-6 June2001 Page(s)：3-5；Jelinek，M.等人提出的“Hybrid PLD technique fornitrogen rich CN，layers，”Lasers and Electro-Optics Europe，2000，Conference Digest 2000，Conference on 10-15 Sept 2000，Page(s)：1PP.；Wang，X，W.等人提出的“Ultra-thin silicon nitride films on Sibyjet vapor deposition，”VLSI Technology，Systems，and Applications，1995.Proceedings of Technical Papers.，1995 International Symposiumon，31 May-2 June 1995，Page(s)：49-52.等相关文献。
此外，本发明也可以使用其它具有累进崩溃特性的介电材料，包括如氧化硅-氮化硅-氧化硅ONO的多层堆栈介电层或氧化铝等。介电材料如Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy、La2O3等也可以作为存储单元的上述介电层11的材质。
导体10与导体12包括导体材料，但是并不限定为金属、半金属或导电掺杂半导体。导体10与导体12并不需要由相同的材质所构成，但是其较佳是使用在制造过程中已经准备好的材料。于是，导体10与导体12的材质可以使用掺杂半导体，如p型与n型多晶硅、掺杂砷化镓等；金属，如铝、铜、钨、钛、钽等；半金属，如TiW、TiN等；金属硅化物，如WSix、TiSix。
图2为绘示一较佳实施例，包括由p型多晶硅所构成的第一电极13、由厚度15埃的氮氧化硅所构成的累进崩溃介电层14与由在半导体基底中的n型扩散区所构成的第二电极15。图3为绘示另一较佳实施例，包括由n型多晶硅所构成的第一电极16、累进崩溃介电层17与由在半导体基底中的p型扩散区所构成的第二电极18。用于形成第一电极与第二电极的导体(p型或n型)中所使用的掺质的导电型态可为相同也可为不同，其选择可取决于制程方便性或不同的组件设计。
图4显示上述由de Graaf等人所提出公知存储单元所使用25埃厚氮氧化硅层的严重崩溃特性。如图4所示，在应力时间区间35秒后，程序化电流突然的从0左右升到30毫安左右，显示出介电层的严重崩溃。
请参照图5所示，本发明应用具有累进崩溃特性的介电层，程序化电流会随着程序化时间而逐渐增加。而且，对于具有p型多晶硅上电极与n型埋入式扩散下电极的15埃氮氧化硅而言，当施加1.8伏特的电压至上电极与-1.5伏特的电压至下电极以进行程序化时，程序化时间从5秒左右至140秒左右，程序化电流会从1毫安近似线性的上升至6毫安。在对此种已程序化的类二极管存储单元进行读取操作时，其读取电压例如是施加1.3伏特至上电极与0伏特至下电极。
如图6所示，在读取电压为施加1.3伏特至上电极与0伏特至下电极的情况下，读取电流会随着当施加1.8伏特的电压至上电极与-1.5伏特的电压至下电极以进行程序化的程序化时间增加而增加。由图6可看出，读取电流基本上是累进的，当程序化时间从15秒左右至150秒左右，读取电流会从小于1微安培近似线性的上升至0.25毫安。
如图6A所示，在读取电压为施加1.3伏特至上电极与0伏特至下电极的情况下，对于四种不同程序化施加电压量值，读取电流会随着程序化时间增加而增加。第1条标记线表示施加2.5伏特的电压至字符线(上电极)与-2.3伏特的电压至位线(下电极)。第2条标记线表示施加2.5伏特的电压至字符线(上电极)与-2.0伏特的电压至位线(下电极)。第3条标记线表示施加2.5伏特的电压至字符线(上电极)与-1.7伏特的电压至位线(下电极)。第4条线表示施加2.5伏特的电压至字符线(上电极)与-1.4伏特的电压至位线(下电极)。由图6A可看出，对于不同的程序化电压量值，读取电流基本上是累进的，且对应程序化时间而近似线性的上升。程序化偏压越高，达到相同的电阻累进改变量所需要的时间区间越短。举例来说，以程序化电压量值为4.8伏特(2.5伏特减去-2.3伏特)程序化100毫秒(0.1秒)后，得到的读取电流为约95微安培左右。对于程序化电压量值为4.5伏特(2.5伏特减去-2.0伏特)的情况下，程序化时间需要1秒钟才能够得到约95微安培左右的读取电流。
图7是图6的读取电流对程序化时间关系图加上数据位准启始值与参考电流值。如此，通过设定参考电流Ref-1.1在8微安培，将代表1位的数据程序化至存储单元中。在进行存储单元程序化操作时，为了储存等于“1”的数据值而需要施加低电压程序化应力100秒左右。为了储存等于“0”的数据值而不需要施加任何程序化应力。
图8是图6的读取电流对程序化时间关系图加上用于在单一存储单元中储存二位数据的数据位准启始值与参考电流值。为了储存等于“00”的数据值而不需要施加任何程序化应力。为了储存等于“01”的数据值而需要施加低电压程序化应力75秒左右。为了储存等于“10”的数据值而需要施加低电压程序化应力110秒左右。为了储存等于“11”的数据值而需要施加低电压程序化应力150秒左右。参考电流源是为了感测数据值的目的而设置的。参考电流Ref-1.1在本实施例中设定为4微安培。参考电流Ref-1.2在本实施例中设定为12微安培。参考电流Ref-1.3在本实施例中设定为21微安培。通过将读取电流与参考电流作比较，而可以检测出数据值。
图9是图6的读取电流对程序化时间关系图加上用于在单一存储单元中储存四位数据的数据位准启始值与参考电流值。如图9所示，为了达到单一存储单元多位储存而将程序化时间与参考电流位准设定的更为紧密。当然，程序化时间与参考电流的差可以使用公知的感测技术，例如已经应用在多阶闪存、只读存储器等组件的感测技术，以达到单一存储单元四位储存或单一存储单元多位储存。
图10是本发明的可程序电阻不需抹除存储器的存储单元阵列结构图。此结构包括隔离沟渠30、31、32、33，其在与页面垂直的线上延伸。于隔离沟渠30、31、32、33之间设置有在并行线延伸的下电极导体34、35、36。下电极导体34、35、36系形成于一绝缘基底上或利用掺质扩散而形成在一半导体基底中。超薄氧化层37、38、39形成于下电极导体34、35、36上。在一实施例中，超薄氧化层37、38、39利用单一沉积步骤，而于芯片的整个阵列区上形成一整层薄膜。在另一实施例中，超薄氧化层经图案化以符合存储单元的布局。上电极导体，包括导体40覆盖超薄氧化层37、38、39，包括与下电极导体垂直的多个平行导线，而在两者相交之处形成存储单元。下电极导体34、35、36作为阵列的位线与字符线的其中之一。同样的，上电极导体(例如导体40)作为阵列的字符线与位线的其中之一。
图11所述为类似图10所示的存储单元阵列结构剖面图，其中上电极导体45是由p型多晶硅所构成，下电极导体46是由n型埋入式扩散井区所构成。在一些实施例中，n型埋入式扩散井区是形成于未图标的深n型井区中的p型扩散隔离井区中，用以供给负电压至下电极导体。图11所示的结构中，其它与图10相同的构件，在此不再赘述。
图12所述为类似图10所示的存储单元阵列结构剖面图，其中上电极导体47是由n型多晶硅所构成，下电极导体48是由p型埋入式扩散井区所构成。图12所示的结构中，构件与图10相同的构件，在此不再赘述。
图13是本发明的可程序电阻不需抹除存储单元的基本制造流程图。此制程包括形成下电极导体50、在下电极导体50上形成介电层51，此介电层51在低电压具有累进崩溃的特性、以及在介电层51上形成上电极导体52。在一些实施例中，在介电层形成之前，需使下电极导体50适用于形成超薄氧化层或其它介电层。举例来说，导体层在沈积或成长介电层之前先经过研磨或蚀刻以形成平滑表面。在一些实施例中，下电极导体50包括形成有助于形成介电层之薄的成核层或结晶层。下电极导体也可以包括一阻障层避免材料扩散至介电层，以保护将发生的累进崩溃行为。
图14表示图13所示的制程，其中利用植入n型掺质56至半导体基底57的扩散区而形成下电极导体55。然后，在下一步骤中，在下电极导体55上形成介电层58，此介电层58在低电压具有累进崩溃的特性。之后，在介电层51上形成由p型多晶硅所构成的上电极导体59。
图15表示图13所示的制程，其中利用植入p型掺质61至半导体基底62的扩散区而形成下电极导体60。然后，在下一步骤中，在下电极导体60上形成介电层63，此介电层63在低电压具有累进崩溃的特性。之后，在介电层63上形成由n型多晶硅所构成的上电极导体64。
图16是本发明的可程序电阻不需抹除存储器的存储单元阵列结构的制造流程图。如图16所示，先提供一半导体基底100，例如是具有p型掺杂的单晶硅。于基底100中形成隔离沟渠101-105，在一些实施例中，其形成方法例如是浅沟渠隔离制程(STI)。在另一实施例中，也可以使用LOCOS氧化制程而形成隔离结构。然后，植入N型掺质106，以于隔离沟渠101-105之间形成埋入式扩散区107-110。在一些实施例中，形成有深n型井区，接着于深n型井区内形成p型隔离井区，然后，再于p型隔离并区内形成n型埋入式扩散区。深n型井区与p型隔离井区是在形成隔离沟渠101-105之前或之后形成的。
在n型埋入式扩散区107-110形成之后，于n型埋入式扩散区107-110表面形成超薄介电层111-114。在本实施例中，单晶硅中的n型埋入式扩散区107-110表面是一个良好的表面，此表面可形成适用于存储单元的氮氧化硅。在其它实施例中，此表面也可经过处理，以预备形成介电层。
之后，于基底100上沉积一层p型多晶硅115，然后图案化p型多晶硅115以形成与由n型埋入式扩散区107-110所构成的位线垂直相交的字符线。在字符线与位线的相交区域形成类二极管可程序电阻不需抹除存储单元，其可以利用公知的字符线与位线编码结构来进行存取。在本发明的实施例中，上下电极分别包括位线与字符线的一部份，而且上下电极分别和位线与字符线接触。在另一实施例中，上下电极在相交区域更包括形成一层额外的材料层，此材料层分别和位线与字符线接触。
图17是本发明另一实施例阵列结构的制造流程图。其构件与图16给予标号的构件类似。如图17所示，先提供一半导体基底100。于基底100表面利用微影技术定义出阵列区域，或者在基底表面植入n型掺质120，以形成n型扩散区121。于基底100中形成隔离沟渠122-126以截断n型扩散区121并填入介电材料，而形成埋入式扩散位线127-130。从此制程之后，制造流程与上述图16的制造流程相同。
根据图16与图17的制造流程而可以制作出一阵列结构，此阵列结构的俯视图如图18所示，此阵列结构具有埋入式扩散位线200-202与多晶硅字符线203-205，且两者彼此垂直相交。存储单元形成在两者相交的区域，如相交区域206。
图19与图20是本发明的不同的存储单元阵列的感测电路结构的示意图。在图19与图20中，阵列250代表存储单元阵列，其是由在图式中水平排列的多条字符线与垂直排列的多条位线所构成。存储单元是以二极管符号来表示由图16至图18的制程所制造出的类二极管可程序电阻不需抹除存储单元。使用标准的编码技术，位线之一连接至数据输出线251。数据输出线251连接至电流模式感测放大器252-254，此3个感测放大器用于测量如图8所示的单一存储单元二位储存的数据。每一个电流模式感测放大器连接至一参考电流源。于是，电流模式感测放大器252连接至供应参考电流Ref-1.3的参考电流源。电流模式感测放大器253连接至供应参考电流Ref-1.2的参考电流源。电流模式感测放大器254连接至供应参考电流Ref-1.1的参考电流源。感测放大器的输出在导线255-257上然后被译码以计算出储存在选定存储单元中的二位的值。
图20是本发明的另一种存储单元阵列的感测电路结构的示意图。来自阵列250的数据输出线251连接至单一电流模式感测放大器260。在导线265上供给至感测放大器的参考电流是由开关261-263来选择，这些开关261-263分别连接至供应参考电流Ref-1.3、Ref-1.2、Ref-1.1的参考电流源。在其它实施例中，并不使用数字感测放大器，而且储存在存储单元中的数据是以模拟值输出而被送出。
图21是应用可程序电阻不需抹除存储单元PREM阵列270的存储器组件的简单组成方框图。存储器组件包括行译码器271与列译码器272，行译码器271与列译码器272连接至地址总线273。来自电压源275的用于读取及程序化操作的供应电压经由列译码器272与行译码器271供给至阵列中的选定存储单元。感测放大器与输入数据结构276连接至列译码器272的输出端、输入数据总线280与输出数据总线281。读取与程序化状态装置277连接存储器组件的各构件。状态装置可由专用逻辑、可程序逻辑阵列结构、通用处理器执行指令或这些执行的组合来执行。
如上所述，可程序电阻不需抹除存储单元阵列也可用于在单一存储单元中储存多位的数据。在其它实施例中，此种存储单元阵列适用于多次程序化循环。请参照图22至图25，执行第一程序化循环以设定用于感测在位准Ref-1的单一位的参考电流(如图22所示)。执行第二程序化循环以设定用于感测在位准Ref-2的单一位的参考电流(如图23所示)。执行第三程序化循环以设定用于感测在位准Ref-3的单一位的参考电流(如图24所示)。执行第四程序化循环以设定用于感测在位准Ref-4的单一位的参考电流(如图25所示)。存储单元程序化的次数是适用在特定的执行，此次数是由电阻累进改变的可靠程序化数目的能力，以及在存取存储器时可清楚区别所产生的电流位准来决定。读取与程序化状态装置(如图21的标号277所示)设定成寻找出经执行的程序化循环数目，以致于适当的参考电流可供应至感测电路。
图26是本发明的可程序电阻不需抹除存储单元的基本程序化规则。对于第一程序化循环300，设定用于感测与验证的第一电流值(方框301)。然后，执行应力/程序化操作以引发一累进崩溃量，使得经程序化存储单元在读取时可以产生大于第一参考电流值的一输出电流(方框302)。在另一实施例中，在程序化操作时施加一应力，使用连续的短脉冲逐渐的引起电阻的累进改变，短脉冲例如是具有会改变的波长及/或电压位准、或固定的波长及电压位准，使得存储单元特性具有多种的累进崩溃控制总量。然后，执行确认操作以确定成功的程序化(方框303)。如果确认失败，接着以下一应力脉冲重试应力程序化操作。如果确认成功，就完成第一程序化循环(方框304)。如图26所示，只要设定了累进参考电流，第二程序化循环310、第三程序化循环320、第四程序化循环320等等也可以使用相同的基本程序来执行。
三个典型的程序化操作是有用的，在这些操作中连续的施加脉冲以在存储单元特性上建立选择的累进改变量，根据程序规则执行每个脉冲，其中重试规则包括：
(1)一确认步骤，以测量是否达到选择的位准，如果为否，则在每一循环中供应具有等脉冲电压与等脉冲长度的脉冲。
(2)一确认步骤，以测量是否达到选择的位准，如果为否，则在每一接续循环中供应具有增加的脉冲电压与等脉冲长度的脉冲。
(3)一确认步骤，以测量是否达到选择的位准，如果为否，则在每一接续循环中供应具有增加的脉冲长度与等脉冲电压的脉冲。
(4)一确认步骤，以测量是否达到选择的位准，如果为否，则在接续的循环中供应一脉冲，此脉冲在连续的接续循环的一或多个步骤的期间，其脉冲宽度与脉冲长度之其中之一或两者会改变。
在根据图2所示结构的较佳实例中，程序化程序包括固定n型扩散电极在-2伏特左右的电压、对p型多晶硅电极逐步的施加0.5伏特左右至2伏特左右的电压，以固定的脉冲宽度(例如1ms或10ms)在每一步骤增加0.1伏特的电压，在每一脉冲之间使用一确认步骤，并且在当存储单元通过确认步骤后停止。
在根据图2所示结构的另一定电压操作中，程序化程序包括固定n型扩散电极在-2伏特左右的电压，并对p型多晶硅电极施加2伏特左右的电压，以供应等脉冲高度，并供应具有等脉冲宽度(例如1ms或10ms)的脉冲，在每一脉冲之间使用一确认步骤，并且在当存储单元通过确认步骤后停止。当然，脉冲高度与脉冲宽度可视特定系统的需要而改变。
本发明的可程序电阻不需抹除存储单元显示出卓越的程序化干扰与读取性能。程序化干扰的效能可参照图27A至图27D来说明之。图27A表示阵列部分的示意图，绘示出字符线400-403与位线410-413。在字符线401与位线411的交错区域的存储单元A，通过施加1.8伏特的电压至字符线401上的电极与施加-1.5伏特的电压至位线411上的电极而被程序化。在字符线401与相邻位线412的交错区域的存储单元B，从字符线接收到1.8伏特的电压，但是位线接地。在位线411与相邻字符线402的交错区域的存储单元C，从位线接收到-1.5伏特的电压，但是字符线接地。
图27B表示选定存储单元A，其中上电极420是由p型多晶硅所构成，下电极421是由n型埋入式扩散(或井)区所构成，电极间介电层422是由15埃的氮氧化硅所构成。3.3伏特左右的程序化电位跨过两电极促成对于组件的p-n接合的偏压模式，供给电压的绝对值小于2伏特，造成跨过两电极的电阻累进减少，导致读取电流的累进增加，如图6所示。
图27C表示未选定存储单元C，其中上电极423是由p型多晶硅所构成，下电极424是由n型埋入式扩散(或井)区所构成，电极间介电层425是由15埃的氮氧化硅所构成。从位线接收到-1.5伏特的电压，但是字符线接地。对于组件的p-n接合的是处于反向偏压模式。
图27D表示未选定存储单元B，其中上电极426是由p型多晶硅所构成，下电极427是由n型埋入式扩散(或井)区所构成，电极间介电层428是由15埃的氮氧化硅所构成。从字符线接收到1.8伏特的电压，但是位线接地。
图28显示出施加如存储单元B那样的偏压使存储单元在程序化应力下经过10000秒后的程序化电流仍然很低。图29显示出施加如存储单元C那样的偏压，使存储单元在程序化应力下经过10000秒后的程序化电流仍然很低。而且，从图式的刻度并无法看出程序化干扰。
图30A至图30D是本发明的存储单元阵列读取与读取干扰状态图。
本发明的可程序电阻不需抹除存储单元的读取性能可参照图30A至图30D是来说明之。图30A表示阵列部分的示意图，绘示出字符线500-503与位线504-507。在字符线502与位线505的交错区域的存储单元A通过施加1.3伏特的电压至字符线502上的电极，并使位线507上的电极接地而进行读取。在字符线502与相邻位线506的交错区域的存储单元B1，从字符线接收到1.3伏特的电压，但是位线设定在一抑制电压为1.3伏特左右。在字符线503与相邻位线505的交错区域的存储单元B2，从字符线接收到0伏特的电压，从位线接收到接地电位。在位线506与相邻字符线503的交错区域的存储单元C，从字符线接收到接地电位，从位线接收到1.3伏特左右的抑制电压。
图30B表示选定存储单元A，其中上电极520是由p型多晶硅所构成，下电极521是由n型埋入式扩散(或井)区所构成，电极间介电层522是由15埃的氮氧化硅所构成。在如图30B所示的存储单元中，介电层经程序化至低电阻状态。1.3伏特左右的读取电位跨过两电极促成对于组件的p-n接合的偏压模式，而在组件中引发可被感测出的电流。
图30C表示选定存储单元A，其中上电极523是由p型多晶硅所构成，下电极524是由n型埋入式扩散(或并)区所构成，电极间介电层525是由15埃的氮氧化硅所构成。在如图30C所示的存储单元中，介电层并未经程序化至低电阻状态。1.3伏特左右的读取电位跨过两电极促成对于组件的p-n接合的偏压模式，但是在组件中并不会引发电流。
图30D表示处于程序化状态的未选定存储单元B1，其中上电极527是由p型多晶硅所构成，下电极528是由n型埋入式扩散(或井)区所构成，电极间介电层529是由15埃的氮氧化硅所构成。下电极接收1.3伏特左右的抑制偏压，且上电极接地。对于组件的p-n接合的是处于反向偏压模式，而且基本上没有电流。同样的，如图30A所示的存储单元B2与存储单元C都不会产生电流，无论其是处于经程序化低电阻状态或未程序化高电阻状态。
图31为读取电流对栅极电压关系图，其中标记线550表示已程序化存储单元，标记线551表示未程序化存储单元(“未使用”)。如图所示，当存储单元被反向偏压(Vg＜0)，基本上没有电流。在偏压状态之前，Vg小于十分之一伏特，在经程序化与未程序化存储单元中都有少量的电流。然而，在本实施例中Vg于1.3伏特(线552)左右，经程序化存储单元显示出具有较未程序化存储单元为高的电流。
图32表示本发明的存储单元的耐久性。对于处于不同程序化位准的已程序化存储单元(标记线560与561)与未程序化存储单元(标记线562)，在长读取时间的情况下，读取电流仍保持接近固定值。
而且，如图33所示，数据保持特性也很好。在长时间高温烘烤的情况下，对于不同程序化位准的已程序化存储单元(标记线565与566)与未程序化存储单元(标记线567)，读取电流仍保持接近固定值。
因为本发明的存储单元具有良好的稳定性、耐久性与保持性，此存储单元可以程序化多次而适用于单一存储单元多位储存的存储单元阵列。图34是图6的读取电流对程序化时间关系图，加上用于单一存储单元二位储存的数据位准启始值与参考电流，而且也可以支持多次程序化循环。
本发明的多次程序化、单一存储单元多位的实施例的参考电流值示意图。在第1循环，为了储存等于“00”的数据值而不需要施加任何程序化电压(应力)。为了储存等于“01”的数据值而需要施加低电压程序化电压(应力)25秒左右。为了储存等于“10”的数据值而需要施加低电压程序化电压(应力)35秒左右。为了储存等于“11”的数据值而需要施加低电压程序化电压(应力)45秒左右。参考电流源是为了感测数据值的目的而设置的。参考电流Ref-1.1在本实施例中设定为10微安培。参考电流Ref-1.2在本实施例中设定为22微安培。参考电流Ref-1.3在本实施例中设定为35微安培。通过将读取电流与参考电流作比较，而可以检测出数据值。对于第2程序化循环，通过将读取电流与参考电流Ref-2.1、Ref-2.2、Ref-2.3作比较，而可以检测出数据值。对于第3程序化循环，通过将读取电流与参考电流Ref-3.1、Ref-3.2、Ref-3.3作比较，而可以检测出数据值。
图35与图36是本发明的具有可程序电阻不需抹除存储单元应用在“系统芯片(System On a Chip，SOC)”的实施例。可程序电阻不需抹除存储单元(PREM)的制程完全与标准互补式金氧半导体(CMOS)制程兼容，在实施例中只需要增加一道光罩，所以相当的适用于制作SOC产品中紧密的非挥发性存储器。对于具有p+型多晶硅上电极与n+型埋入式扩散下电极的存储单元结构，只需要增加一道额外的光罩，以定义出用于n+型埋入式扩散区的植入步骤，而其它STI制程、介电层的形成制程与p+型多晶硅形成制程是共享CMOS结构的形成制程。此外，PREM的低电压操作使得此种存储单元对于低电压与低功率环境至一种良好的选择。
图35绘制的集成电路包括可程序电阻不需抹除存储单元(PREM)阵列601、逻辑电路603例如专用逻辑电路或可程序栅极阵列逻辑电路、与静态随机存取存储器(SRAM)602。PREM阵列601可用于储存较多的不变数据例如可程序栅极阵列与持续控制参数的程序规格。SRAM 602可用于储存在逻辑电路603操作期间所使用的工作数据。
图36是本发明的另一系统芯片的实施例。图36绘制的集成电路包括可程序电阻不需抹除存储单元(PREM)阵列701、逻辑电路703例如专用逻辑电路或可程序栅极阵列逻辑电路、静态随机存取存储器(SRAM)702与通用处理器704。PREM阵列701可用于储存通用处理器704所执行的指令程序。而且，由外加控制器储存在SRAM 702或从PREM阵列701传送至SRAM 702的指令可供应至处理器，并由处理器执行以控制PREM阵列701的程序化。
总而言之，本发明提供一种称为PREM(可程序电阻不需抹除存储器(Programmable Resistor With Erase-less Memory))的非挥发性存储器，其电极间介电层随着应力而改变的特性是电阻。在一实施例中，PREM存储单元具有p+型多晶硅栅极、超薄氧化层与n+型扩散区，其中使用超薄氧化层的累进崩溃作为数据储存的特征。PREM组件可以达到与CMOS制程完全兼容、多次程序化(multi-time programming)、多阶存储单元(multi-level cell)与低电压操作(±2V)等特点。逻辑电路、SRAM与非挥发PREM可更容易的整合在SOC的应用上。存储单元数据保存效能也非常良好。而且，存储单元并没有检测出程序化干扰现象与读取干扰现象。
Claims (185)
1.一种集成电路，其特征是，包括：
一存储单元阵列，该存储单元阵列的各存储单元包括一第一电极、一第二电极与一电极间材料层，该电极间材料层设置于该第一电极与该第二电极之间，且该电极间材料层具有随一应力而累进改变的一特性；
一用以程序化该些存储单元的一逻辑电路，通过产生该应力而程序化该存储单元阵列中的该些存储单元；以及
一感测电路，感测该存储单元阵列中之该些存储单元在该特性上的累进改变量。
2.如权利要求1所述的集成电路，其特征是，该电极间材料层包括厚度小于20埃的氧化硅。
3.如权利要求1所述的集成电路，其特征是，该电极间材料层包括厚度小于20埃的氮氧化硅。
4.如权利要求1所述的集成电路，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
5.如权利要求1所述的集成电路，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
6.如权利要求1所述的集成电路，其特征是，该电极间材料层包括超薄材料。
7.如权利要求1所述的集成电路，其特征是，该电极间材料层包括氮化硅。
8.如权利要求1所述的集成电路，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
9.如权利要求1所述的集成电路，其特征是，用以程序化该些存储单元的该逻辑电路包括一电路用以供应一程序化电压至该些存储单元一段足够的时间以使该电极间材料层的该特性产生累进改变。
10.如权利要求1所述的集成电路，其特征是，用以程序化该些存储单元的该逻辑电路包括一电路用以供应一程序化电压跨过该些存储单元的该第一电极与该第二电极一段时间，该程序化电压小于5伏特。
11.如权利要求1所述的集成电路，其特征是，用以程序化该些存储单元的该逻辑电路包括一电路用以供应一正程序化电压至该些存储单元的该第一电极与供应一负程序化电压至该些存储单元的该第二电极一段时间，该正程序化电压与该负程序化电压的绝对值分别小于2伏特。
12.如权利要求1所述的集成电路，其特征是，该第一电极包括多晶硅层，该第二电极包括在一半导体基底中的一导电扩散区。
13.如权利要求1所述的集成电路，其特征是，该第一电极包括含有一元素的材料层，该第二电极包括含有该元素的材料层，该电极间材料层包括含有该元素的化合物。
14.如权利要求1所述的集成电路，其特征是，该第一电极包括具有第一导电型态的多晶硅层，该第二电极包括在一半导体基底中的具有第二导电型态的一导电扩散区。
15.如权利要求1所述的集成电路，其特征是，该第一电极包括p型多晶硅层，该第二电极包括在一半导体基底中的n型导电扩散区。
16.如权利要求1所述的集成电路，其特征是，该第一电极包括具有第一导电型态的半导体材料，该第二电极包括具有第二导电型态的半导体材料。
17.如权利要求1所述的集成电路，其特征是，该第一电极包括一第一多晶硅层，该第二电极包括一第二多晶硅层。
18.如权利要求1所述的集成电路，其特征是，该第一电极包括金属层，该第二电极包括在一半导体基底中的一导电扩散区。
19.如权利要求1所述的集成电路，其特征是，该第一电极包括金属层，该第二电极包括多晶硅层。
20.如权利要求1所述的集成电路，其特征是，该第一电极包括第一金属层，该第二电极包括第二金属层。
21.如权利要求1所述的集成电路，其特征是，该感测电路包括一电路用以供应一读取电压跨过在阵列中选择的该些存储单元的该第一电极与该第二电极，并感测该特性。
22.如权利要求1所述的集成电路，其特征是，该感测电路包括一电路用以供应小于2伏特的一读取电压跨过在阵列中选择的该些存储单元的该第一电极与该第二电极，并感测该特性。
23.如权利要求1所述的集成电路，其特征是，该感测电路包括一电路用以供应一读取电压跨过在阵列中选择的该些存储单元的该第一电极与该第二电极，并感测该特性的四个位准以表示二位的数据。
24.如权利要求1所述的集成电路，其特征是，该感测电路包括一电路用以供应一读取电压跨过在阵列中选择的该些存储单元的该第一电极与该第二电极，并感测该特性的八个量值以表示三位的数据。
25.如权利要求1所述的集成电路，其特征是，该感测电路包括一电路用以供应一读取电压跨过在阵列中选择的该些存储单元的该第一电极与该第二电极，并感测该特性的十六个量值以表示单一存储单元四位的数据。
26.如权利要求1所述的集成电路，其特征是，用以程序化该些存储单元的该逻辑电路包括一逻辑电路用以供应一应力至一选定存储单元，并确认是否该应力使该特性的改变到达一设定量，如果为否，重试供应应力与确认操作，一段足够的时间以使该电极间材料层的该特性产生累进改变。
27.如权利要求1所述的集成电路，其特征是，该感测电路包括多个参考电流源与一电路，该电路供应一读取电压至一选定存储单元，并将来自该选定存储单元的电流与一或多个该些参考电流源作比较。
28.如权利要求1所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一逻辑电路，该逻辑电路用以存取储存在该存储单元阵列与该静态随机存取存储器阵列中的数据。
29.如权利要求1所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一处理器，该处理器可执行指令，包括用以存取储存在该存储单元阵列与该静态随机存取存储器阵列中的数据的指令。
30.如权利要求1所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一处理器，该处理器可执行指令，包括用以存取储存在该存储单元阵列与该静态随机存取存储器阵列中的数据的指令，以及用以程序化该存储单元阵列的该逻辑电路所包括的指令。
31.一种存储单元，其特征是，包括：
一第一电极；
一第二电极；以及
一电极间材料层，该电极间材料层设置于该第一电极与该第二电极之间，且该电极间材料层具有随一应力而累进改变的一特性。
32.如权利要求31所述的存储单元，其特征是，该应力包括以小于5伏特的一电压跨过该第一电极与该第二电极一段时间，以引发该存储单元电阻累进改变。
33.如权利要求31所述的存储单元，其特征是，该电极间材料层包括厚度小于20埃的氧化硅。
34.如权利要求31所述的存储单元，其特征是，该电极间材料层包括厚度小于20埃的氮氧化硅。
35.如权利要求31所述的存储单元，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
36.如权利要求31所述的存储单元，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
37.如权利要求31所述的存储单元，其特征是，该电极间材料层包括介电材料。
38.如权利要求31所述的存储单元，其特征是，该电极间材料层包括超薄材料。
39.如权利要求31所述的存储单元，其特征是，该电极间材料层包括氮化硅。
40.如权利要求31所述的存储单元，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
41.如权利要求31所述的存储单元，其特征是，该第一电极包括含有一元素的材料层，该第二电极包括含有该元素的材料层，该电极间材料层包括含有该元素的化合物。
42.如权利要求31所述的存储单元，其特征是，该第一电极包括多晶硅层，该第二电极包括在一半导体基底中的一导电扩散区。
43.如权利要求31所述的存储单元，其特征是，该第一电极包括具有第一导电型态的多晶硅层，该第二电极包括在一半导体基底中的具有第二导电型态的一导电扩散区。
44.如权利要求31所述的存储单元，其特征是，该第一电极包括p型多晶硅层，该第二电极包括在一半导体基底中的n型导电扩散区。
45.如权利要求31所述的存储单元，其特征是，该第一电极包括具有第一导电型态的半导体材料，该第二电极包括具有第二导电型态的半导体材料。
46.如权利要求31所述的存储单元，其特征是，该第一电极包括一第一多晶硅层，该第二电极包括一第二多晶硅层。
47.如权利要求31所述的存储单元，其特征是，该第一电极包括金属层，该第二电极包括在一半导体基底中的一导电扩散区。
48.如权利要求31所述的存储单元，其特征是，该第一电极包括金属层，该第二电极包括多晶硅层。
49.如权利要求31所述的存储单元，其特征是，该第一电极包括第一金属层，该第二电极包括第二金属层。
50.如权利要求31所述的存储单元，其特征是，该特性的累进改变是由供应一正程序化电压至该第一电极与供应一负程序化电压至该第二电极一段时间所引发的，该正程序化电压与该负程序化电压的绝对值分别小于2伏特。
51.一种存储单元，其特征是，包括：
一第一电极；
一第二电极；以及
一电极间材料层，该电极间材料层包括设置于该第一电极与该第二电极之间、厚度小于15埃的氧化硅，且该电极间材料层通过使小于5伏特的一电压跨过该第一电极与该第二电极，以引发电阻的累进改变。
52.一种存储单元，其特征是，包括：
一第一电极，包括具有第一导电型的半导体；
一第二电极，包括具有第二导电型的半导体；以及
一电极间材料层，该电极间材料层包括设置于该第一电极与该第二电极之间、厚度小于15埃的氧化硅，且该电极间材料层通过使小于5伏特的一电压跨过该第一电极与该第二电极，以引发电阻的累进改变。
53.一种集成电路，其特征是，设置在单一基底上包括：
一存储单元阵列，该存储单元阵列包括多行与列的多个存储单元，阵列中的各该些存储单元包括一第一电极、一第二电极与一电极间材料层，该电极间材料层设置于该第一电极与该第二电极之间，且该电极间材料层具有随一应力而累进改变的一特性；
多个字符线，设置在该存储单元阵列中，连接该存储单元阵列中各行的该些存储单元的该第一电极；
多个位线，设置在该存储单元阵列中，连接该存储单元阵列中各列的该些存储单元的该第二电极；
用以程序化该些存储单元的一逻辑电路，连接该些字符线与该些位线，通过于一选定存储单元中产生该应力而程序化该选定存储单元；以及
一感测电路，连接该些位线，感测该存储单元阵列中的该选定存储单元在该特性上的累进改变量。
54.如权利要求53所述的集成电路，其特征是，该电极间材料层包括厚度小于20埃的氧化硅。
55.如权利要求53所述的集成电路，其特征是，该电极间材料层包括厚度小于20埃的氮氧化硅。
56.如权利要求53所述的集成电路，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
57.如权利要求53所述的集成电路，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
58.如权利要求53所述的集成电路，其特征是，该电极间材料层包括超薄材料。
59.如权利要求53所述的集成电路，其特征是，该电极间材料层包括氮化硅。
60.如权利要求53所述的集成电路，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
61.如权利要求53所述的集成电路，其特征是，该逻辑电路包括一电路用以供应一程序化电压至该些选定存储单元一段足够的时间以使该电极间材料层的该特性产生累进改变。
62.如权利要求53所述的集成电路，其特征是，该逻辑电路包括一电路用以供应一程序化电压至该些选定存储单元一段足够的时间以使该电极间材料层的该特性产生累进改变，该程序化电压小于5伏特。
63.如权利要求53所述的集成电路，其特征是，该逻辑电路包括一电路用以供应一正程序化电压至该些字符线的一字符线与供应一负程序化电压至该些位线的一位线一段时间，该正程序化电压与该负程序化电压的绝对值分别小于2伏特。
64.如权利要求53所述的集成电路，其特征是，更包括一负电压产生器，设置在该基底中。
65.如权利要求53所述的集成电路，其特征是，该些字符线包括多晶硅层，该些位线包括在一半导体基底中的各个导电扩散区。
66.如权利要求53所述的集成电路，其特征是，该第一电极包括含有一元素的材料层，该第二电极包括含有该元素的材料层，该电极间材料层包括含有该元素的化合物。
67.如权利要求53所述的集成电路，其特征是，该些字悬线包括具有第一导电型态的多晶硅层，该些位线包括在一半导体基底中的具有第二导电型态的各个导电扩散区。
68.如权利要求53所述的集成电路，其特征是，该些字符线包括p型多晶硅层，该些位线包括在一半导体基底中的各个n型导电扩散区。
69.如权利要求53所述的集成电路，其特征是，该第一电极包括具有第一导电型态的半导体材料，该第二电极包括具有第二导电型态的半导体材料。
70.如权利要求53所述的集成电路，其特征是，该第一电极包括一第一多晶硅层，该第二电极包括一第二多晶硅层。
71.如权利要求53所述的集成电路，其特征是，该些字符线包括金属层，该些位线包括在一半导体基底中的各个导电扩散区。
72.如权利要求53所述的集成电路，其特征是，该些字符线包括金属层，该些位线包括多晶硅层。
73.如权利要求53所述的集成电路，其特征是，该些字符线包括金属层，该些位线包括金属层。
74.如权利要求53所述的集成电路，其特征是，该感测电路包括一电路用以供应一读取电压至该些字符线的一字符线，并从该些位线的一位线感测该特性。
75.如权利要求53所述的集成电路，其特征是，该感测电路包括一电路用以供应小于2伏特的一读取电压至该些字符线的一字符线，并从该些位线的一位线感测该特性。
76.如权利要求53所述的集成电路，其特征是，该感测电路包括一电路用以从一选定存储单元感测该特性的四个位准以表示二位的数据。
77.如权利要求53所述的集成电路，其特征是，该感测电路包括一电路用以从一选定存储单元感测该特性的八个量值以表示三位的数据。
78.如权利要求53所述的集成电路，其特征是，该感测电路包括一电路用以从一选定存储单元感测该特性的十六个量值以表示四位的数据。
79.如权利要求53所述的集成电路，其特征是，用以程序化该些存储单元的该逻辑电路包括一逻辑电路用以供应一应力至一选定存储单元，并确认是否该应力使该特性的改变到达一设定量，如果为否，重试供应应力与确认操作，一段足够的时间以使该电极间材料层的该特性产生累进改变。
80.如权利要求53所述的集成电路，其特征是，该感测电路包括多个参考电流源与一电路，该电路供应一读取电压至一选定存储单元，并将来自该选定存储单元的电流与一或多个该些参考电流源作比较。
81.如权利要求53所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一逻辑电路，该逻辑电路用以存取来自该静态随机存取存储器阵列而储存在该存储单元阵列的数据。
82.如权利要求53所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一处理器，该处理器可执行指令，包括用以存取储存在该存储单元阵列与该静态随机存取存储器阵列中的数据的指令。
83.如权利要求53所述的集成电路，其特征是，更包括一静态随机存取存储器阵列与一处理器，该处理器可执行指令，包括用以存取储存在该存储单元阵列与该静态随机存取存储器阵列中的数据的指令，以及用以程序化该存储单元阵列的该逻辑电路所包括的指令。
84.一种集成电路的制造方法，其特征是，该集成电路系形成于一基底上，包括下列步骤：
于该基底上形成多个第一导线，该些第一导线在一第一方向平行延伸；
于该些第一导线上形成多个第二导线，该些第二导线在与该第一方向垂直的一第二方向平行延伸，而定义出一相交的阵列；
于该些第一导线与该些第二导线之间的多个相交区域形成一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性，而于该些相交区域形成多个存储单元；以及
在该基底上形成一电路，以供给该应力并感测该些存储单元的特性。
85.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的材质包括厚度小于20埃的氧化硅。
86.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的材质包括厚度小于20埃的氮氧化硅。
87.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括利用热氧化法形成二氧化硅。
88.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括原子层沉积法。
89.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括脉冲气相沉积法。
90.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括喷射气相沉积法。
91.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括溅镀法。
92.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括化学气相沉积法。
93.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层的形成方法包括利用一热氧化法形成一二氧化硅，并在进行该热氧化法的期间或之后暴露该二氧化硅在含氮气的环境中。
94.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
95.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
96.如权利要求84所述的集成电路的制造方法，其特征是，更包括于该些第一导线之间的该基底中形成多个隔离结构。
97.如权利要求84所述的集成电路的制造方法，其特征是，更包括于该些第一导线之间的该基底中形成多个沟渠，并于该些沟渠中填入介电材料。
98.如权利要求84所述的集成电路的制造方法，其特征是，更包括：
于该基底中形成填入介电材料的多个沟渠，该些沟渠在该第一方向平行延伸；以及
在形成该些第一导线的步骤中，包括对该些沟渠之间的该基底进行掺杂而形成导电扩散区。
99.如权利要求84所述的集成电路的制造方法，其特征是，用于供应该应力的该电路包括一电路用以供应一程序化电压至该些存储单元一段足够的时间以引发该电极间材料层的累进崩溃。
100.如权利要求84所述的集成电路的制造方法，其特征是，用于供应该应力的该电路包括一电路用以供应一程序化电压跨在从该些第一导线与该些第二导线中选择的导线一段足够的时间，该程序化电压小于5伏特。
101.如权利要求84所述的集成电路的制造方法，其特征是，用于供应该应力的该电路包括一电路用以供应一正程序化电压至该些第一导线的一第一选择导线与供应一负程序化电压至该些第二导线的一第二选择导线一段时间，该正程序化电压与该负程序化电压的绝对值分别小于2伏特。
102.如权利要求84所述的集成电路的制造方法，其特征是，该基底包括一半导体基底，在形成该些第一导线的步骤中包括在该基底中图案化并掺杂出一导电扩散区；以及在形成该些第二导线的步骤中包括沉积并图案化出多晶硅条状物。
103.如权利要求84所述的集成电路的制造方法，其特征是，该基底包括一半导体基底，在形成该些第一导线的步骤中包括在该基底中图案化并掺杂出具有第一导电型的一导电扩散区；以及在形成该些第二导线的步骤中包括沉积并图案化出具有第二导电型的多晶硅条状物。
104.如权利要求84所述的集成电路的制造方法，其特征是，该基底包括一半导体基底，在形成该些第一导线的步骤中包括在该基底中图案化并掺杂出p型导电扩散区；以及在形成该些第二导线的步骤中包括沉积并图案化出n型多晶硅条状物。
105.如权利要求84所述的集成电路的制造方法，其特征是，该基底包括一半导体基底，在形成该些第一导线的步骤中包括在该基底中图案化并掺杂出一导电扩散区；以及在形成该些第二导线的步骤中包括沉积并图案化出金属条状物。
106.如权利要求84所述的集成电路的制造方法，其特征是，在形成该些第一导线的步骤中包括沉积并图案化出金属条状物；以及在形成该些第二导线的步骤中包括沉积并图案化出金属条状物。
107.如权利要求84所述的集成电路的制造方法，其特征是，该感测电路包括一电路用以供应一读取电压跨在选择的该些第一导线与该些第二导线的其中之一，以存取该存储单元阵列中的该选定存储单元，并感测累进崩溃的量。
108.如权利要求84所述的集成电路的制造方法，其特征是，该感测电路包括一电路用以供应小于2伏特的一读取电压跨在选择的该些第一导线与该些第二导线的其中之一，以存取该存储单元阵列中的该选定存储单元，并感测累进崩溃的量。
109.如权利要求84所述的集成电路的制造方法，其特征是，形成该些第一导线的步骤中与在形成该些第二导线的步骤中包括沉积并图案化出至少半金属与金属硅化物之其中之一。
110.如权利要求84所述的集成电路的制造方法，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
111.一种存储单元的制造方法，其特征是，包括下列步骤：
形成一第一电极；
于该第一电极上形成一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性；以及
于该第一电极上的该电极间材料层上形成一第二电极。
112.如权利要求111所述的存储单元的制造方法，其特征是，该电极间材料层的材质包括厚度小于20埃的氧化硅。
113.如权利要求111所述的存储单元的制造方法，其特征是，该电极间材料层的材质包括厚度小于20埃的氮氧化硅。
114.如权利要求111所述的存储单元的制造方法，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
115.如权利要求111所述的存储单元的制造方法，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
116.如权利要求111所述的存储单元的制造方法，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
117.如权利要求111所述的存储单元的制造方法，其特征是，在形成该些第一电极的步骤中包括掺杂一半导体基底以形成一导电扩散区；以及在形成该些第二电极的步骤中包括沉积多晶硅。
118.如权利要求111所述的存储单元的制造方法，其特征是，在形成该些第一电极的步骤中包括掺杂一半导体基底以形成具有第一导电型的一导电扩散区；以及在形成该些第二电极的步骤中包括沉积具有第二导电型的多晶硅。
119.如权利要求111所述的存储单元的制造方法，其特征是，在形成该些第一电极的步骤中包括沉积多晶硅；以及在形成该些第二电极的步骤中包括沉积多晶硅。
120.如权利要求111所述的存储单元的制造方法，其特征是，在形成该些第一电极的步骤中包括掺杂一半导体基底以形成一导电扩散区；以及在形成该些第二电极的步骤中包括沉积金属。
121.如权利要求111所述的存储单元的制造方法，其特征是，在形成该些第一电极的步骤中与在形成该第二电极的步骤中包括沉积金属。
122.如权利要求111所述的存储单元的制造方法，其特征是，形成该第一电极的步骤中与在形成该第二电极的步骤中包括沉积并图案化出至少半金属与金属硅化物的其中之一。
123.如权利要求111所述的存储单元的制造方法，其特征是，该应力是由供应一正程序化电压至该第一电极与供应一负程序化电压至该第二电极一段时间所产生的，该正程序化电压与该负程序化电压的绝对值分别小于2伏特。
124.如权利要求111所述的存储单元的制造方法，其特征是，该应力是由一电压跨在该第一电极与该第二电极一段时间所产生的。
125.如权利要求111所述的存储单元的制造方法，其特征是，该应力是由小于5伏特的一电压跨在该第一电极与该第二电极一段时间所产生的。
126.一种存储单元的制造方法，该存储单元形成于一半导体基底上，其特征是，该方法包括下列步骤：
植入掺质于该半导体基底上以形成具有第一导电型的一导电扩散区；
于该导电扩散区上形成一电极间材料层，该电极间材料层具有通过使小于5伏特的一电压跨过该电极间材料层，以引发电阻的累进改变；以及
于该电极间材料层上形成具有第二导电型的一掺杂半导体层。
127.一种存储单元的制造方法，该存储单元形成于一硅基底上，其特征是，该方法包括下列步骤：
植入掺质于该硅基底上以形成具有第一导电型的一导电扩散区；
于该导电扩散区上形成一氧化硅层，该氧化硅层的厚度小于15埃；以及
于该氧化硅层上形成具有第二导电型的一掺杂多晶硅层。
128.如权利要求127所述的存储单元的制造方法，其特征是，该氧化硅层的形成方法包括利用一热成长制程形成一二氧化硅，并在进行该热成长制程的期间或之后暴露该二氧化硅在含氮气的环境中。
129.一种存储单元的程序化方法，该存储单元包括一第一电极、一第二电极与一电极间材料层，其特征是，该方法包括：
供应一应力至该电极间材料层以引发该电极间材料层的一特性的一累进改变。
130.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括介电材料，该特性是电阻。
131.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括超薄材料。
132.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括厚度小于20埃的二氧化硅。
133.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括厚度小于20埃的氮氧化硅。
134.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括厚度小于15埃的氧化硅。
135.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层包括厚度小于15埃的氮氧化硅。
136.如权利要求129所述的存储单元的程序化方法，其特征是，该电极间材料层选自Al2O3、YTa2O5、HfO2、Y2O3、CeO2、TiO2、HfSixOy、HfSiON、HfAlOx、TaOxNy、ZrO2、ZrSixOy与La2O3所组的族群的至少其中之一。
137.如权利要求129所述的存储单元的程序化方法，其特征是，更包括在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与一参考信号作比较以确认程序化要求的数据。
138.如权利要求129所述的存储单元的程序化方法，其特征是，更包括在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与一参考信号作比较以确认程序化要求的数据；以及如果确认失败，再供应一应力以引发该特性的额外改变。
139.如权利要求129所述的存储单元的程序化方法，其特征是，该存储单元包括一存储单元阵列中的一个基本组件，该特性的多个位准是与供应至该存储单元阵列的程序化循环数有关，该方法包括
维持供应至该存储单元阵列的一程序化循环数的记录；
产生符合该程序化循环数的一参考信号；以及
在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与该参考信号作比较以确认程序化要求的数据。
140.如权利要求129所述的存储单元的程序化方法，其特征是，该存储单元包括一存储单元阵列中的一个基本组件，该特性的多个位准是与供应至该存储单元阵列的程序化循环数有关，该方法包括
维持供应至该存储单元阵列的一程序化循环数的记录；
提供符合一第一程序化循环数与一第二程序化循环数的两个参考信号的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与符合该程序化循环数而选自该两参考信号的一参考信号作比较以确认程序化要求的数据。
141.如权利要求129所述的存储单元的程序化方法，其特征是，该存储单元包括一存储单元阵列中的一个基本组件，该特性的多个位准是与供应至该存储单元阵列的程序化循环数有关，该方法包括
维持供应至该存储单元阵列的一程序化循环数的记录；
提供符合一第一程序化循环数、一第二程序化循环数与一第三程序化循环数的三个参考信号的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与符合该程序化循环数而选自该三参考信号的一参考信号作比较以确认程序化要求的数据。
142.如权利要求129所述的存储单元的程序化方法，其特征是，该存储单元包括一存储单元阵列中的一个基本组件，该特性的多个位准是与供应至该存储单元阵列的程序化循环数有关，该方法包括
维持供应至该存储单元阵列的一程序化循环数的记录；
提供符合各个程序化循环数的多个参考电流的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号电流显示该特性，并将该信号电流与符合该程序化循环数而选自该些参考电流的一选择参考电流作比较以确认程序化要求的数据。
143.如权利要求129所述的存储单元的程序化方法，其特征是，该特性的多个位准是与在存储单元中的多位数据的各个量值有关，该方法包括：
提供被程序化在存储单元中的多位数据的一值；
产生符合该值的一参考信号；
在供应该应力以引发该特性的该累进改变之后，产生一信号显示该特性，并将该信号与该参考信号作比较以确认程序化该值。
144.如权利要求129所述的存储单元的程序化方法，其特征是，该特性的多个位准是与在存储单元中的多位数据的各个量值有关，该方法包括：
提供被程序化在存储单元中的一多位数据的一值；
提供符合该多位数据的各该值的多个参考信号的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号电流显示该特性，并将该信号电流与符合该值而选自该些参考电流的一选择参考电流作比较以确认程序化该值。
145.如权利要求129所述的存储单元的程序化方法，其特征是，该特性的多个位准是与在存储单元中的多位数据的各个量值有关，该方法包括：
提供被程序化在存储单元中的一多位数据的一值；
提供符合二位的各该值的一三个参考信号的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号电流显示该特性，并将该信号电流与符合该值而选自该三个参考电流的一选择参考电流作比较以确认程序化该值。
146.如权利要求129所述的存储单元的程序化方法，其特征是，该特性的多个位准是与在存储单元中的多位数据的各个量值有关，该方法包括：
提供被程序化在存储单元中的一多位数据的一值；
提供符合三位的各该值的一七个参考信号的来源；
在供应该应力以引发该特性的该累进改变之后，产生一信号电流显示该特性，并将该信号电流与符合该值而选自该七个参考电流的一选择参考电流作比较以确认程序化该值。
147.如权利要求129所述的存储单元的程序化方法，其特征是，在供应该应力之后，感测是否该特性超过一第一参考位准以表示一第一储存值，然后供应该应力另一段时间以引发额外的该特性的累进改变以改变该第一储存值，然后感测是否该特性超过一第二参考位准以表示一第二储存值。
148.如权利要求129所述的存储单元的程序化方法，其特征是，供应该应力包括：
供应一第一程序化脉冲至具有第一脉冲高度与第一脉冲宽度的该存储单元；
测量是否该存储单元对应该第一程序化脉冲而被程序化；
如果为否，供应一程序化重试脉冲至该存储单元；
测量是否该存储单元对应该程序化重试脉冲而被程序化；
如果为否，重复的供应其它程序化重试脉冲至该存储单元，并且测量是否该存储单元被程序化，直到该存储单元被测量出以成是话，或重试数达到最大值；
其中该些程序化脉冲具有各自的脉冲宽度与脉冲高度，这些脉冲高度与脉冲宽度会根据一模式而改变，在该模式中至少一个程序化重试脉冲具有较其它在模式中的程序化重试脉冲不同的脉冲宽度或脉冲高度。
149.一种多次程序化存储器阵列的方法，其特征是，该方法包括：
供应一应力至该阵列中的一选定存储单元以设定该选定存储单元的特性值；
维持供应至该存储单元阵列的一程序化循环数的记录；
提供符合该程序化循环数的一参考信号，该参考信号对应连续程序化循环而累进改变；以及
在供应该应力之后，产生一信号显示程序化于该选定存储单元中的该特性之值，并将该信号与该参考信号作比较以感测储存在该选定存储单元中的数据。
150.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，提供该参考信号包括：
提供符合一第一程序化循环与一第二程序化循环的两个参考信号的来源；以及
对应该第一程序化循环而选择该两参考信号的其中的一个，并且对应该第二程序化循环而选择该两参考信号的其中的另一个。
151.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，提供该参考信号包括：
提供一第一组参考信号与一第二组参考信号的来源，该第一组参考信号与该第二组参考信号符合该第一程序化循环与该第二程序化循环，该第一组参考信号与该第二组参考信号分别包括符合储存在该选定存储单元中的多位数据的各值的多个参考信号；以及
对应该第一程序化循环而从该第一组参考信号选择一参考信号，并且对应该第二程序化循环而从该第二组参考信号选择一参考信号。
152.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性。
153.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括超薄层。
154.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的二氧化硅。
155.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的二氧化硅。
156.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃之氮氧化硅。
157.如权利要求149所述的多次程序化存储器阵列的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的氮氧化硅。
158.一种储存在存储器阵列中的数据的重置方法，将数据储存在存储器阵列中是通过设定在该存储器阵列中存储单元的一特性高于或低于一参考位准以表示一数据值，其特征是，该方法包括：
改变该参考位准。
159.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，改变该参考位准以重置储存在该存储器阵列中的数据，不需要改变该存储器阵列中存储单元的该特性。
160.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其中改变该参考位准包括改变用于感测该存储器阵列中存储单元的该特性的位准的参考值。
161.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该特性包括电阻，改变该参考位准包括改变用于感测该存储器阵列中存储单元的电阻的位准的参考电流。
162.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性。
163.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括超薄层。
164.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的二氧化硅。
165.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的二氧化硅。
166.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其中该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的氮氧化硅。
167.如权利要求158所述的储存在存储器阵列中的数据的重置方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的氮氧化硅。
168.一种多次程序化储存在存储器阵列中的数据的方法，其特征是，该方法包括：
设定在该存储器阵列中存储单元的一特性高于或低于一第一参考位准以表示在该存储单元中的数据值；
改变该参考位准至一第二参考位准以重置该存储器阵列；以及
设定在该存储器阵列中存储单元的该特性高于或低于该第二参考位准以表示在该存储单元中的数据值。
169.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，包括改变用于感测该存储器阵列中存储单元的该特性的位准的参考值。
170.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性。
171.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该特性包括电阻，改变该参考位准包括改变用于感测该存储器阵列中存储单元的电阻的位准的参考电流。
172.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括超薄层。
173.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的二氧化硅。
174.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的二氧化硅。
175.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的氮氧化硅。
176.如权利要求168所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的氮氧化硅。
177.一种多次程序化储存在存储器阵列中的数据的方法，其特征是，该方法包括：
设定在该存储器阵列中存储单元的一特性高于或低于一第一组参考位准以表示在该存储单元中的多位数据；
改变该第一组参考位准至一第二组参考位准以重置该存储器阵列；以及
设定在该存储器阵列中存储单元的该特性高于或低于该第二组参考位准以表示在该存储单元中的多位数据。
178.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，改变该第一组参考位准至一第二组参考位准包括改变用于感测该存储器阵列中存储单元的该特性的位准的参考值。
179.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该特性包括电阻，改变该第一组参考位准至一第二组参考位准包括改变用于感测该存储器阵列中存储单元的电阻的位准的参考电流。
180.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层具有随一应力而累进改变的一特性。
181.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括超薄层。
182.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的二氧化硅。
183.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于15埃的二氧化硅。
184.如权利要求177所述的多次程序化储存在存储器阵列中的数据的方法，其特征是，该存储器阵列包括一存储单元的阵列，各该存储单元各别包括一第一电极、一第二电极与一电极间材料层，该电极间材料层包括厚度小于20埃的氮氧化硅。
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2004
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