CN1531065A - 用于存储器装置的选择性硅化方案 - Google Patents
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Abstract
本发明涉及用于存储器装置的选择性硅化方案。一种存储器装置及其制造方法，其中在一存储器装置之活性区域上，选择性地形成一硅化物材料。在选择性的硅化过程中，在邻接该活性区域的字符线之顶部表面上，形成一硅化物材料。使用单一氮化物绝缘层，且在硅化物材料形成的过程中，以光阻覆盖工件的部分。
Description
技术领域
本发明涉及半导体装置，更特别地，涉及在半导体制程中形成硅化物。
背景技术
半导体装置可被使用在不同的应用中，例如个人计算机以及个人电话。半导体产业的趋势系将位在集成电路上的半导体装置的尺寸缩小。现今的半导体产品，通常需更微型化，以增加所需的电路密度。
广泛使用在电子系统中，用于存储资料的半导体产品，系为半导体存储器装置，且半导体记体装置的一般形式系一动态随机存取存储器(DRAM)。典型的DRAM系包含在一数组中配置数百万或数十亿的个别DRAM胞元，每一胞元系存储一位的资料。DRAM存储单元典型系包含一存取场效晶体管(FET)以及一存储电容器。在读取与存写的操作过程中，该存取FET使得资料电荷转换至该存储电容器且自该存储电容器转换电荷。此外，在一更新操作过程中，该存储电容器上的该资料电荷系被周期性地更新。
通过在一衬底上进行深沟渠的蚀刻，以形成DRAM存储电容器。沉积多层的导电与绝缘材料，以产生一存储电容器，其系用以存储一位的资料，以零或一表示。现有技术DRAM设计，典型系包含一存取FET，其系位于该存储电容器侧上的一后续层中。有些DRAM设计涉及直接设置该存取FET于该沟渠之上部分的该存储电容器之上，其保存表面区域，因而可放置更多的DRAM胞元于单一芯片上。
最近的DRAM设计系包含一包埋的DRA，其中系在单一芯片上制造逻辑电路与存储单元。此形成制造上的挑战，例如常需要该存储单元的导线包含硅而非金属。由于硅的导电性比金属低，所以利用改善硅的导电性以改善装置的表现以及增加速度。
发明内容
本发明的一较佳实施例，系包含制造一半导体装置的方法。该方法包含提供一工件，该工件系包含一半导体材料，形成至少一存储单元于该工件中，以及形成第一导线邻近该至少一存储单元，其中该第一导线提供存取至该至少一存储单元。沉积一第一绝缘层于该至少一存储单元与第一导线上，沉积一第二绝缘层于该第一绝缘层上，以及沉积一光阻于该第二绝缘层上。移除该光阻之一部分，且蚀刻该第二绝缘层与该第一绝缘层，以暴露出该存储单元的至少一活性区域。在该暴露的活性区域与第一导线顶部表面上，形成一硅化物材料。
根据本发明的另一较佳实施例，制造一存储器装置的方法系包含提供一工件，该工件包含一半导体材料，以及形成至少一存储单元于该工件中。形成至少一第一导线邻近于该至少一存储单元，其中该一导线系提供存取至该至少一存储单元。沉积一第一绝缘层于该至少一存储单元与第一导线上，沉积一第二绝缘层于该第一绝缘层上。沉积一光阻于该第二绝缘层上，移除该光阻之一部分，且蚀刻该第二绝缘层与该第一绝缘层，以暴露出该第一导线的至少一顶部表面，而在该第一导线侧壁上，留下一部份的该第一绝缘层。在该第一导线顶部表面上，形成一硅化物，以及在一绝缘材料系被沉积在至少该硅化物材料上。该方法系包含在该硅化物活性区域上的该绝缘材料形成开口，以一导电材料充填该硅化物活性区域的开口，以及在该导电材料上形成至少一第二导线。
根据本发明的其它较佳实施例，一半导体装置系包含一工件，该工件系包含一半导体材料，该工件系包含至少一存储单元形成于其中，该存储单元系包含一活性区域。该半导体装置系包含至少一第一导线邻近于该至少一存储单元，该第一导线具有一顶部表面与侧壁。在该至少一存储单元与至少一第一导线上，形成一第一绝缘层，以及在该至少一第一导线的至少一侧壁上形成一间隔(spacer)。在该存储单元的该活性区域上，形成一硅化物材料。
本发明较佳实施例的优点系包含提供方法，用于在一活性区域与/或第一导线上，形成硅化物材料，改善该活性区域与/或第一导线的接触电阻。本发明的实施例由于使用单一氮化物层，因而改善热预算(thermalbudget)。该制程具有一些处理步骤，以减少原始处理时间(raw processtime，RPT)。更少的处理步骤系造成降低导入缺陷的机会，因而提高产量。
上述说明已指出本发明的特征与技术优点，因而可更容易了解下列本发明的详细说明。本发明的其它特征与优点如下所述，其亦形成本发明申请专利范围之标的。将被习知技艺之人士所赞赏的是本发明所揭露的观念与特定实施例，可被简易地使用且作为基础，用于修饰或设计其它结构或方法，以达到与本发明相同的目的。熟知现有技术的人士可知这些均等物的建构，仍不脱离本发明的权利要求的精神与范围。
附图说明
为了更进一步清楚地说明本发明及其优点，因而利用以下说明且结合附图进行说明，其中：
图1至图4是根据本发明之一实施例，说明制造过程中不同步骤的剖面图；以及
图5是本发明一实施例的一剖面图，其说明一深沟渠电容器。
在不同附图中，若无特别说明，则对应的编号与符号系指相对应的部分。附图系清楚说明较佳实施例的相关部分，而非必须依其比例所绘。
具体实施方式
本发明较佳实施例的制造与使用，系如下所详述。然而，令人欣赏的是本发明提供许多具应用性的发明观念，其可通过特定的内容而以不同的方式实施。该特定实施例仅系说明本发明的制造与使用，但并不限制本发明的范围。
本发明较佳实施例的说明如系所述，而后说明本发明实施例的优点。虽然许多其它的存储单元存储单元的组件，系存在于所示的半导体装置中，但是每一附图中所示为一存储单元活性区域之剖面。本发明关于特定内容中较佳实施例的描述，系为一动态随机存取存储器(DRAM)。然而，本发明亦可被用于如其它的存储器装置与半导体装置。
请参阅第1图，其系根据本发明的一实施例，说明半导体装置100的侧视图。提供一工件101。该工件101较佳系包含例如被掺杂的一半导体晶片或是衬底，例如其具有第一掺杂物，以形成一N槽102以及具有第二掺杂物，以形成P槽104。例如通常使用硼以形成P型材料，以及典型地系使用砷或磷形成N型材料。该工件101典型系包含一半导体材料，例如单晶硅，且可包含其它导电层或其它半导体组件，例如晶体管或二极管。该工件101可另包含化合物半导体，例如GaAs、InP、硅/锗、SiC。
形成至少一存储单元于该工件101中。该存储单元系包含一深沟渠电容器144(未显示于第1图，请参阅第5图)，以及使用活性区域108与106以存取该深沟渠电容器144。可沉积一垫氮化物12于该半导体衬底101之上，未显示。该存储单元深沟渠电容器144系包含一沟渠，其具有高深宽比(high aspect ratio)，例如深度可比宽度高许多。例如，第5图中仅显示该深电容器144的顶部。例如，在该衬底101的顶部表面下，该沟渠可具有宽度100奈米与深度10微米，而该沟渠可更大或更小，取决于其应用。由该工件101的顶部表面看时，该深沟渠电容器144可为一椭圆形，此外该深沟渠电容器144可包含其它形状，例如正方形、长方形或圆形。
在该深沟渠中形成一颈氧化物(collar oxide)146。该沟渠颈氧化物146系在该工件101上，用以将该存储单元与其它装置(未显示)彼此隔离。一半导体材料150，例如多晶硅，系被沉积于该颈氧化物146上的沟渠内。该半导体材料150系被嵌入或是通过干蚀刻自该晶片10的顶部回蚀，例如回蚀至该衬底101顶部下的该沟渠中一预先决定的深度，例如深度为300-400奈米。嵌入该第一半导体材料150沟渠填充，系定义该存取晶体管的信道长度。而后在该半导体材料150上形成一顶部沟渠氧化物(TTO)148。
请参阅第1图，该存储单元系包含活性区域106与108形成于该工件中。例如，活性区域106可包含一N-区域，以及区域108可包含P+区域。在该工件101上，形成一栅极氧化物110。该栅极氧化物110可包含例如二氧化硅(silicon dioxide)或是其它绝缘材料。在该栅极氧化物110上，沉积一导电材料112/114较佳系包含多晶硅，且另包含其它半导体材料或金属。图案化且蚀刻该导电材料112/114与该棚极氧化物110，以形成第一导线112与第二导线114。例如，该第一导线112较佳系包含激活字线(activewordline)，以及第二导线114较佳系包含该存储器装置的穿通字线。该第一与第二导线112与114可彼此平行。例如，可在该激活字线112上放置另一信号，且将一供应电压，例如3.3伏特或其它伏特使用于该穿通字线114上。该第一导线112与114较佳系作为棚极的功能。例如，第一导线112的功能可作为棚极，活性区域106与108的功能可作为源极与漏极。同样地，第二导线114系一栅极，且活性区域152(请参阅第5图)与108的功能系作为源极与漏极。例如，第一与第二导线112与114可具有宽度114至240奈米(nm)或更小，以及具有高度约2000埃(Angstrom)或更小，而该第一与第二导线仍可包含其它尺寸。
根据本发明的实施例，在该字线112与114形成后，在该工件101上沉积一第一绝缘层116，以覆盖该导线112/114与该工件101的暴露部分。该绝缘层116较佳系包含一掺杂的氧化物，例如硼磷硅玻璃(BPSG，Borophosphosilicate Glass)，然而可另外使用其它的绝缘材料。在该第一绝缘层116上，沉积一第二绝缘层118。该第二绝缘层118较佳系包含一氮化物，例如氮化硅(silicon nitride)，然而亦可使用其它的绝缘材料。
在该第二绝缘层上，沉积一光阻120，如第1图中所示。图案化以及蚀刻该光阻，用以自被硅化的区域122移除该光阻120。在该工件101的剩余部分留下该光阻120，特别是留在该第一与第二导线112与114之间的区域上。令人向往的是在该第一与第二导线112与114之间，无导电材料被沉积，所以不会造成短路与装置错误。
利用留在该工件101上的该光阻120，进行一蚀刻，自该第一导线112的顶部表面以及自该活性区域106的顶部表面，移除该第一与第二绝缘层116与118，如第2图中所示。该蚀刻较佳系包含两步骤蚀刻，利用第一主要非等向蚀刻，用以自该顶部表面移除该第二绝缘材料118，而在该第一导线112的该侧壁，例如在132，留下第二绝缘材料118。第二蚀刻步骤较佳系一主要等向蚀刻，选择性地至氮化物132与126，用以各别自该第一导线112与活性区域106的顶部表面124与128，移除该第一绝缘材料116。在第二蚀刻步骤过程中，该氮化物层132保护其下掺杂的氧化物130，因此包含第一绝缘层130与第二绝缘层132的间隔系被留在该第一导线112的侧壁上。值得注意的是由于蚀刻步骤的本质，可能有相对一小部分126的第一绝缘层116，留在该第一导线112顶部边缘的一部分上。此部分可具有逐渐变尖的边缘(tapered edge)，且保留在该第一导线112侧壁上的该氮化物区域132，可具有一向下倾斜的顶部区域，如图所示。
请参阅第3图，利用留在该工件101上的该光阻120，将该晶片暴露至一元素，例如钴(cobalt)，以于暴露的导体材料上形成一硅化物材料。较佳为，在一实施例中，暴露该活性区域106，并且在该活性区域106上形成一硅化物材料。在另一实施例中，至少一该第一导线112顶部表面的一部份，系被暴露于钴，以于该第一导线112上形成一硅化物材料。在另一实施例中，在该活性区域106与该第一导线112上，同时形成硅化物材料134与136。
该硅化物材料134与136的形成，较佳系通过将该工件101暴露至一气体，其含有一元素，例如钴(cobalt)。钴与硅或半导体材料的顶部表面作用，而在该顶部表面形成该硅化物。或者，该硅化物材料134与136的形成，系例如通过化学汽相沉积(chemical vapor deposition，CVD)、物理汽相沉积(physical vapor deposition，PVD)或是通过其它沉积方法所形成。该硅化物材料134与136较佳系包含激活CoSi或者该硅化物材料134与136可包含其它硅化物。较佳为，该硅化物材料134与136系包含具有高导电性的材料。较佳为，所使用的沉积方法系具选择性的，因此于该氮化物层126或132之上或是在该第一绝缘层130上并无硅化物形成。
请参阅第4图，接着系移除该光阻120，以及在该工件101上，沉积一第三绝缘层138。该第三绝缘层138较佳系包含BPSG，或是可使用其它绝缘材料，例如四乙氧基硅烷(tetraethylorthosilane，TEOS)。较佳为，该第三绝缘层138系被沉积至一厚度，以覆盖该晶片且形成平滑的顶部表面，如图所示。
接着将该第三绝缘层138图案化，且将其蚀刻，以形成插头140之图案。在该第三绝缘层138上，沉积一导电材料140，例如钨(tungs ten)，或其它材料或半导体。该导电材料140系紧邻该活性区域106上所形成的该硅化物层134。可在该第三绝缘层138上，形成第三导线142，其较佳系与第一及第二导线112与114垂直或不同方向。具导电材料的插头140，其功能系作为一信道，用以连接该第三导线142至其下活性区域106之该硅化物材料134。例如，该第三导线142可包含该存储器装置的位线，且可包含铜或其它导电物或半导体。该第三导线142亦可包含在沉积该导电材料之前，沉积氮化钛(titanium nitride)线。该硅化物层134系改善电连接的电阻，提供该装置具有更快的速度且改善其效能。而后可沉积绝缘，导电与/或半导体材料层于该晶片上，且/或将其图案化，以完成该制造该半导体装置。
第一、第二与第三导线112，114与142较佳系包含该存储器装置的该字线与位线，且系耦合至该半导体装置上的激活组件或其它逻辑装置(非全部的连接皆显示于附图中)。该字线与位线112，114与142系用以存取该存储单元，自或至该存储电容器144，以读取与/或存写资料，存储为一电荷，如第5图中所示。更特别地，该激活字线112可被用以连接该晶体管之栅极至该记体体胞元(第5图)。所以，在该第一字线112上所形成的该硅化物材料136，系减少连接至其它组件或逻辑装置的电阻(未显示此连接，其系位于该半导体装置的其它位置，例如位于平行于图面的平面，且系沿着该字线112的长度)。电阻的减少可改善装置的功效，所以该存储器装置可运作得更为快速。在第5图中，仅显示一深沟渠电容器，在图面的左方亦可有其它的深沟渠电容器，位于该第一字线112的另一侧，呈镜像。
本发明实施力的优点包含提供方法，用于在一活性区域与/或第一导线上，形成一硅化物材料。该硅化物材料系减低连接至其它组件或逻辑装置，例如该插头40，的接触电阻增进装置的运作速度且改善其功效。该制程具有一些制程步骤，可减少原始处理时间(raw process time，RPT)。更少的处理步骤系造成降低导入缺陷的机会，因而提高产量。
由于使用单一氮化物层，所以本发明的实施例亦减少所需的热预算。在某些习知技艺的存储器装置制造过程中，沉积数层氮化物层以达到在该活性区域112与该穿通字线114之间该绝缘层的一致性。每一次沉积一氮化物层时，即导入热应力(thermal stress)导入一半导体晶片中。热循环可造成活性区域的掺杂物移动，其使得制造过程具有变异。本发明实施例由于仅需要一氮化物层118，所以可减少所需的热预算。
另一优点系为在该激活与穿通字线112与114之间，并无寄生间隔形成。由于该氮化物层118系保留在该完成的装置中，所以该激活与穿通字线112与114之间并不需要间隔蚀刻。此系为一优点，因为所需要的步骤很少，用以减少原始处理时间且减少成本。同样地，习知技艺的寄生间隔蚀刻(parasitic spacer etch)系与缺陷的形成有关，其对于存储单元的资料保留系不利的。所以，本发明的实施例系提供一改良的存储器装置。
另一优点系为对于光阻120的图案化与蚀刻，可使用深紫外线蚀刻(deep-ultraviolet(DUV)lithography)，其使用之波长约为248奈米，因此可达较佳之对准。相较于I线(I-Line)蚀刻之使用波长为365奈米，DUV系为较佳的蚀刻。
本发明的实施例特别适用于包埋的DRAM装置，其中存储单元系被制造在同一芯片上作为逻辑电路。然而，本发明的实施例亦可应用于其它的存储器装置与半导体装置。虽然已详细说明本发明的实施例及其优点，然而可以了解的是仍可进行不同的改变、取代与修饰却仍不脱离本发明所主张的权利要求的范围与精神。例如，熟知现有技术的人士可理解此处所叙述的材料与步骤系可被改变，而仍不脱离本发明之范围。
再者，本发明的范围并不受限于说明书中实施例所述的制程、装置、方法、步骤、物质与组合物的范围。当熟知现有技术的人士理解本发明所公开的制程、装置、方法、步骤、物质与组合物时，即可根据本发明进行本质上相同的功能或达到本质上相同的结果。因此，本案的权利要求包含该制程、装置、方法、步骤、物质与组合物的范围。
Claims (27)
1.一种制造半导体装置的方法，该方法包含：
提供一工件，该工件包含一半导体材料；
在该工件中，形成至少一存储单元；
形成至少一第一导线，以邻近该至少一存储单元，其中该第一导线提供存取至该至少一存储单元；
在该至少一存储单元与第一导线上，沉积一第一绝缘层；
在该第一绝缘层上，沉积一第二绝缘层；
在该第二绝缘层上，沉积一光阻；
移除该光阻之一部分；
蚀刻该第二绝缘层与该第一绝缘层，暴露该存储单元的至少一活性区域；以及
在该暴露的活性区域顶部表面上，形成一硅化物材料。
2.如权利要求1所述的方法，其特征在于，蚀刻该第二绝缘层与该第一绝缘层更包含暴露该第一导线的一顶部表面，以及其中形成一硅化物材料更包含在该第一导线顶部表面上，形成一硅化物材料。
3.如权利要求1所述的方法，其特征在于，该第一绝缘层包含硼磷硅玻璃(BPSG)，其中该第二绝缘层包含氮化硅。
4.如权利要求1所述的方法，其特征在于，蚀刻该第二绝缘层与该第一绝缘层包含在该第一导线的侧壁上，留下该第一绝缘层的一部份。
5.如权利要求1所述的方法，其特征在于，形成一硅化物材料包含将该工件暴露于钴。
6.如权利要求1所述的方法，其特征在于，沉积一光阻且移除该光阻之一部分包含深紫外光(DUV)制程。
7.如权利要求1所述的方法，其特征在于，蚀刻该第二绝缘层与该第一绝缘层包含两步骤蚀刻制程，其中一步骤包含一非等向蚀刻。
8.如权利要求6所述的方法，其特征在于，该两步骤蚀刻制程包含第一蚀刻，其包含一主要的非等向蚀刻，以及第二蚀刻，其包含一主要的等向蚀刻。
9.如权利要求1所述的方法，其特征在于，还包含：
在至少该硅化物材料上，沉积一绝缘材料；
在该硅化的活性区域上，将该绝缘材料形成开口；
在该硅化的活性区域上，以一导电材料填充该开口；以及
在该导电材料上，形成至少一第二导线。
10.如权利要求1所述的方法，其特征在于，该存储单元包含一动态随机存取存储器(DRAM)装置。
11.一种制造存储器装置的方法，该方法包含：
提供一工件，该工件包含一半导体材料；
在该工件中，形成至少一存储单元；
形成至少一第一导线，以邻近该至少一存储单元，其中该第一导线提供存取至该至少一存储单元；
在该至少一存储单元与第一导线上，沉积一第一绝缘层；
在该第一绝缘层上，沉积一第二绝缘层；
在该第二绝缘层上，沉积一光阻；
移除该光阻之一部分；
蚀刻该第二绝缘层与该第一绝缘层，暴露该第一导线的至少一顶部表面，在该第一导线的侧壁上，留下该第一绝缘层的一部分；
在该第一导线顶部表面上，形成一硅化物材料；
在至少该硅化物材料上，沉积一绝缘材料；
在该活性区域上，将该绝缘材料形成开口；
在该活性区域上，以一导电材料填充该开口；以及
在该导电材料上，形成至少一第二导线。
12.如权利要求11所述的方法，其特征在于，蚀刻该第二绝缘层与该第一绝缘层更包含暴露该存储单元的该活性区域，其中形成一硅化物材料更包含在该暴露的活性区域上，形成一硅化物材料，其中该导电材料邻接该活性区域上的该硅化物材料。
13.如权利要求11所述的方法，其特征在于，该第一绝缘层及该绝缘材料包含硼磷硅玻璃(BPSG)，其中该第二绝缘层包含氮化硅。
14.如权利要求11所述的方法，其特征在于，形成一硅化物材料包含将该工件暴露于钴。
15.如权利要求11所述的方法，其特征在于，沉积一光阻与移除该光阻之一部分包含深紫外光(DUV)制程。
16.如权利要求11所述的方法，其特征在于，蚀刻该第二绝缘层与该第一绝缘层包含两步骤制程，其中一步骤包含一非等向蚀刻。
17.如权利要求16所述的方法，其特征在于，该两步骤蚀刻制程包含第一蚀刻，其包含一主要的非等向蚀刻，以及第二蚀刻，其包含一主要的等向蚀刻。
18.如权利要求11所述的方法，其特征在于，还包含形成至少一第三导线，以邻近该至少一存储单元；其中当形成该硅化物材料时，该光阻保护该第一导线与第三导线之间的区域。
19.如权利要求18所述的方法，其特征在于，该至少一第一导线包含一活性字线，该至少一第二导线包含一位线，以及该至少一第三导线包含一穿通字线，其中该至少一存储单元包含一动态随机存取存储器(DRAM)装置。
20.一种半导体装置，其包含：
一工件，，该工件包含一半导体材料，该工件包含至少一存储单元形成于其中，该存储单元包含一活性区域；
至少一第一导线，其邻近该至少一存储单元，其中该第一导线提供存取至该至少一存储单元，该第一导线具有一顶部表面与侧壁；
一第一绝缘层，其形成在该至少一存储单元与该至少一第一导线上；
一间隔，其形成在该至少一第一导线之至少一侧壁上；
一硅化物材料，其形成在该存储单元之该活性区域上。
21.如权利要求20所述的半导体装置，其特征在于，还包含一硅化物材料，其形成在该至少一第一导线之该顶部表面上。
22.如权利要求20所述的半导体装置，其特征在于，该第一绝缘层包含硼磷硅玻璃(BPSG)，其中该间隔包含氮化硅。
23.如权利要求20所述的半导体装置，其特征在于，该硅化物材料包含硅化钴。
24.如权利要求20所述的半导体装置，其特征在于，还包含：
一绝缘材料，其形成在至少该硅化物材料上；
一导电材料，其形成在该绝缘材料中，其中该导电材料邻接该活性区域上的该硅化物；以及
至少一第二导线，其形成在该导电材料上且邻接该导电材料。
25.如权利要求20所述的半导体装置，其特征在于，还包含至少一第三导线，其邻近该至少一存储单元。
26.如权利要求24所述的半导体装置，其特征在于，该至少一第一导线包含一活性字线，至少一第二导线包含一位线，以及该至少一第三导线包含一穿通字线。
27.如权利要求20所述的半导体装置，其特征在于，该至少一存储单元包含一动态随机存取存储器(DRAM)装置。
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