CN1519913A - 形成金属导线的板及使用该板形成金属导线的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000002184 metal Substances 0.000 title claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 38
- 239000010949 copper Substances 0.000 claims description 55
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 51
- 229910052802 copper Inorganic materials 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 47
- 238000009792 diffusion process Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000005498 polishing Methods 0.000 claims description 29
- 238000005516 engineering process Methods 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 23
- 239000012774 insulation material Substances 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000010276 construction Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 150000003376 silicon Chemical class 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 238000012423 maintenance Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 21
- 238000000206 photolithography Methods 0.000 abstract description 3
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000007547 defect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000000280 densification Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 230000008485 antagonism Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12361—All metal or with adjacent metals having aperture or cut
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/249921—Web or sheet containing structurally defined element or component
- Y10T428/249953—Composite having voids in a component [e.g., porous, cellular, etc.]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种形成金属导线的板及使用该板形成金属导线的方法。一种形成金属导线的板包括一用于形成多个沟槽的雕刻图案以及一用于形成多个通孔的雕刻图案。在其中形成有所述的沟槽和所述的通孔的绝缘膜图案是使用该板来获得的。此外，借助于一镶嵌工艺将一金属嵌入该沟槽及通孔中，以形成与若干下部金属导线电连接的若干上部金属导线。在本发明中，不采用光刻法和蚀刻工艺。因此，可以防止由于在光刻法和蚀刻工艺中所产生的缺陷而导致产率和可靠度降低。另外，可以减少工艺步骤数量，从而降低成本及提高生产力。
Description
技术领域
本发明涉及一种形成金属导线的板及使用该板形成金属导线的方法，更具体地讲，涉及这样一种形成金属导线的板及使用该板形成金属导线的方法，在其中，借助于使用一种其上形成了待形成的金属导线形状的雕刻图案的板的单一工艺形成多层结构的绝缘膜图案，并且在其中还借助于镶嵌工艺在形成在该绝缘膜图案中的沟槽和通孔中形成该金属导线。
背景技术
以下将参考图1A至图1D来说明一种在半导体器件中形成金属导线的传统方法。
参考图1A，实施一给定的工艺，在一硅基板101上形成一底部低介电绝缘膜102。而后，在底部低介电绝缘膜102上形成一抗抛光层(anti-polishinglayer)103。接着，将抗抛光层103及底部低介电绝缘膜102加工成图案以形成一给定深度的沟槽。而后，在整个结构上相继形成一抗扩散膜104及一铜膜105。接着，借助于化学机械抛光(chemical mechanical polishing，CMP)工艺去除在抗抛光层103上形成的铜膜105及抗扩散膜104，结果在该沟槽内形成被抗扩散膜104围绕的铜线105。
参考图1B，在整个结构上相继形成多层结构的顶部低介电绝缘膜106a至106e。而后，在顶部低介电绝缘膜106e上形成一用于形成一通孔的掩模图案107。接着，使用掩模图案107作为蚀刻掩模，借助于一蚀刻工艺将顶部低介电绝缘膜106e至106b蚀刻一给定深度，借此形成一通孔108。此时，顶部低介电绝缘膜106a被用作一蚀刻停止层。
参考图1C，在去除掩模图案107之后，接着，在顶部低介电绝缘膜106e上形成一用于形成沟槽的掩模图案109。接着，掩模图案109被用作蚀刻掩模，借助于一蚀刻工艺蚀刻顶部低介电绝缘膜106e和106d，借此形成沟槽110。此时，蚀刻剩余的顶部低介电绝缘膜106a以完成通孔108，使得铜线105被暴露出来。此时，顶部低介电绝缘膜106c被用作蚀刻停止层。
参考图1D，在包括沟槽110及通孔108的整个结构上，相继形成一抗扩散膜111及一铜膜112。接着，借助于化学机械抛光(CMP)工艺去除在顶部低介电绝缘膜106e上沉积的铜膜112及抗扩散膜111，使在该沟槽内形成被抗扩散膜111围绕的铜线112。铜线112经由通孔108连接至铜线105。
然而，在使用镶嵌工艺形成多层结构的金属导线的传统方法中，会由于扩散反射、表面平整度等等而导致发生一些问题，这些都是在用于形成通孔及沟槽的光刻法(photolithography)工艺过程中，由位于下部的铜线所造成。因此，形成超细微尺寸图案过程中存在许多困难。另外，在蚀刻期间，会由于损失低介电绝缘膜或图案起皱，而造成失败。因此，为了形成多层结构的布线，必须实施多步骤光刻法及蚀刻工艺。
发明内容
因此，本发明的目的是从根本上消除由于相关技术的限制和缺点所造成的一项或多项问题。
本发明的目的是提供一种形成金属导线的板及使用该板形成金属导线的方法，在其中，借助于一种的单一工艺使用其上形成了导线布线形状的雕刻图案的板形成绝缘膜图案。
本发明的另一项目的是提供一种形成金属导线的板及使用该板形成金属导线的方法，在其中，使用其上形成了金属导线布线形状的雕刻图案的板来形成多层结构的绝缘膜图案。
本发明的其他的目的、优点及性能，一部分会在接下来的说明书中加以说明，而另一部分中在审阅下列说明书的基础上对于本领域中的普通技术人员来说是显而易见的，或通过本发明实施而被了解。本发明的其他的目的和优点借助于所撰写的说明书、权利要求书及附图中所具体指出的结构可实现并获得。
为了实现这些目的及其它优点并根据本发明的目的，如同本文中所实施并广泛说明的那样，根据本发明的一个实施例的一种形成金属导线的板，其特征为该板包括：一用于在其中形成多个注入孔并且在其边缘形成一给定高度的侧壁的板；一用于在该板上形成多个沟槽的雕刻图案；以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案。
在本发明另一个实施例中，一种形成金属导线的板的特征为该板包括：一在其中各自形成多个第一注入孔和第二注入孔并且在其边缘形成一给定高度的侧壁的板；一用于在该板上形成多个沟槽的雕刻图案；以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案。
根据本发明的一个实施例，一种使用一板形成金属导线的方法，其特征为，该方法包括下列步骤：a)，对一硅基板实施给定工艺，在该硅基板上形成一低介电绝缘膜，并接着在该低介电绝缘膜中形成一沟槽；b)在该沟槽内形成下部金属导线；c)在一硅基板上粘贴一板，该板具有在其中形成多个注入孔并且在其边缘形成一给定高度的侧壁的板，一用于在该板上形成多个沟槽的雕刻图案以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案；d)透过该注入孔来注入一低介电绝缘材料，接着热处理(isannealed)该低介电绝缘材料；e)去除该板，以获得一低介电绝缘膜图案，低介电绝缘膜图案具有由用于形成沟槽的雕刻图案所形成的多个沟槽及由用于形成通孔的雕刻图案所形成的多个通孔；以及f)在该沟槽内形成多个上部金属导线，该上部金属导线通过通孔与多个下部金属导线电连接。
在本发明另一个实施例中，一种使用一板形成金属导线的方法，其特征为，该方法包括下列步骤：a)对一硅基板实施给定工艺，在该硅基板上形成一低介电绝缘膜，并接着在该低介电绝缘膜中形成一沟槽；b)在该沟槽内形成下部金属导线；c)在一硅基板上粘贴一板，该板具有在其中分别形成多个第一和第二注入孔并且在其边缘形成一给定高度的侧壁的板，一用于在该板上形成多个沟槽的雕刻图案以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案；d)透过该第一注入孔注入一给定量的第一绝缘材料；e)透过该第二注入孔注入一第二绝缘材料；f)去除该板，以获得一多层结构的绝缘膜图案，该缘膜图案具有由用于形成沟槽的雕刻图案所形成的多个沟槽及由用于形成通孔的雕刻图案所形成的多个通孔；以及g)在该沟槽内形成多个上部金属导线，该上部金属导线透过通孔与多个下部金属导线电连接。
在本发明另一方面，应明白，前面的一般说明及下文中的详细说明均是示范及解说，目的在于对所要求保护的发明做进一步说明。
附图说明
从以下结合附图对本发明的优选实施例所做的详细说明，本发明的上述及其它目的、性能及优点更为清楚。在其中：
图1A到图1D是半导体器件的横剖面图，用于说明在半导体器件中形成一金属导线的传统方法；
图2是一半导体器件的横剖面图，用于说明一种根据本发明一项具体实施例的形成金属导线的板；
图3A到图3E是半导体器件的横剖面图，用于说明根据本发明一项使用形成金属导线的板来形成金属导线的方法的具体实施例；
图4是一半导体器件的横剖面图，用于说明一种根据本发明另一项具体实施例的形成金属导线的板；以及
图5A到图5F是半导体器件的横剖面图，用于说明根据本发明另一项使用形成金属导线的板来形成金属导线的方法的具体实施例。
附图标记说明：
101，301，501 硅基板
102，302，502 底部低介电绝缘膜
103，303，503 抗抛光层
104，111，304，306，310，312，504，
506，510，513 抗扩散膜
105，112，305，311，505，511 铜膜(铜线)
106a-106e 顶部低介电绝缘膜
107，109 掩模图案
108，309 通孔
110，308 沟槽
20，40 金属导线
20c 注入孔
20b，40b 侧壁
20a，40a 圆形板子
21，22，41，42 雕刻图案
307，507a 低介电绝缘材料
307a 低介电绝缘膜图案
507 绝缘膜图案
40c 第一注入孔
40d 第二注入孔
507b 抗抛光层材料
具体实施方式
现在将参照附图对本发明的一些优选的实例做详细的说明。
图2显示一半导体器件的横剖面图，用于说明一种根据本发明一项具体实施例的用于形成金属导线的板。
形成金属导线的板20包括：一在其中形成多个注入孔20c并且在其边缘形成一给定高度的侧壁20b的圆形板20a；用于在板20a上形成多个沟槽的雕刻图案21；以及用于在雕刻图案21上形成多个通孔的雕刻图案22。
形成金属导线的板可以由一具有极佳抗磨损性能和高熔点的金属(例如，Ti、Ta、W等等)、金属的氮化物或诸如Al2O3等的陶瓷为材料所制成。可借助于光刻工艺及蚀刻工艺或镶嵌工艺来形成用于形成多个沟槽的雕刻图案21及用于形成多个通孔的雕刻图案22。该蚀刻工艺可以使用反应离子蚀刻法(reactiveionetching；RIE)。
图3A至图3E显示使用用于形成如图2所示的根据本发明一个实施例的金属导线的板形成多层结构的金属导线的方法。
请参考图3A，对硅基板301实施给定工艺，在该硅基板上形成一底部低介电绝缘膜302。接着，在底部低介电绝缘膜302上形成一抗抛光层303。接着，对抗抛光层303及底部低介电绝缘膜302进行图案加工以形成一给定深度的细微沟槽。而后，在整个表面上相继形成一抗扩散膜304及一铜膜305。借助于化学机械抛光(CMP)工艺去除在抗抛光层303上的铜膜305及抗扩散膜304，以此方式使在该沟槽内形成被抗扩散膜304围绕的铜线305。而后，在铜线305表面上选择性形成一抗扩散膜306。此时，抗扩散膜306用于在后续工艺中防止铜(Cu)扩散，防止污染基板或设备，而且还有利于同在上部待形成的金属导线的电气接触。
请参考图3B，将如图2那样构成的板20设置在一硅基板301上。对板20施加适当的压力，使侧壁20b紧密地附着于硅基板301的边缘。只有当彻底将板20与硅基板301密封时，才能实现金属导线之间的完全接触，并且防绝缘膜外露。
请参考图3C，透过注入孔20c将一低介电绝缘材料307完全注入空隙中，低介电绝缘材料307是具有给定黏度的液体状态、溶胶状态或凝胶状态。接着，将注入空间中的低介电绝缘材料307经过热处理达10秒钟以上(例如，10秒钟至10分钟)，以便去除低介电绝缘材料307中所含的溶剂，并且同时使膜质量致密。此时，板20及硅基板301的温度必须维持在100至450℃。使用一含有碳的材料或一低密度有机或无机系列材料当做低介电绝缘材料307。较佳方式为，嵌入厚度为3000至30000。
请参考图3D，如果将板20与硅基板301分离，则获得一低介电绝缘膜图案307a，低介电绝缘膜图案307a具有：由用于在板20中形成多个沟槽的雕刻图案21所形成的多个沟槽308；以及由用于在板20中形成多个通孔的雕刻图案22所形成的多个通孔309。
请参考图3E，在包括沟槽308及通孔309的低介电绝缘膜图案307a的整个结构上，相继形成一抗扩散膜310及一铜膜311。接着，借助于化学机械抛光(CMP)工艺去除沉积在低介电绝缘膜图案307a上的铜膜311及抗扩散膜310，使得在沟槽308内形成被抗扩散膜310围绕的铜线311。此时，借助于嵌入通孔309中的抗扩散膜310及铜膜311，使通孔309上的铜线311与位于下部的铜线305电连接。而后，只在铜膜311表面上选择性形成一抗扩散膜312。
借助于物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)，沉积Ta、TaN、TiN、TiNSi、WN、WCN或其合金，形成厚度为0.5至50nm的抗扩散膜304和抗扩散膜310。
借助于电镀法、非电镀法或化学气相沉积法(CVD)沉积厚度为200至2000nm的铜(Cu)，借此形成铜膜305及铜膜311，直到沟槽被完全填埋。
使用高熔点金属(例如，W、Ti、Ta等等)或如Ni、Co、P、B的类的化合物，在铜线305和铜线311的表面上形成抗扩散膜306和抗扩散膜312。借助于实施一选择性无电镀法等等，只在铜线305和铜线311表面上形成厚度为1至100nm的抗扩散膜306和抗扩散膜312。
如果重复实施图3B至图3E的工艺，就可形成所期望的多层结构的金属导线。
图4显示一半导体器件的横剖面图，用于说明一种根据本发明另一个实施例的形成金属导线的板。
形成金属导线40的板包括：一用于在其中分别形成第一注入孔40c及第二注入孔40d的圆形板40a，并且在该板边缘形成一给定高度的侧壁40b；用于在板40a上形成多个沟槽的雕刻图案41；以及用于在雕刻图案41上形成多个通孔的雕刻图案42。
形成金属导线的板可以由一具有相应于底部基板的细微曲线和从上部施加的压力的弹性、极佳抗磨蚀和高熔点的金属(例如，Ti、Ta、W等等)、金属氮化物或诸如Al2O3等的陶瓷材料制成。所形成的第一注入孔40c及第二注入孔40d均匀分布，使得可以以均匀的厚度来嵌入绝缘材料，并且必须能区分开，以便可以分别注入不同种类的绝缘材料。可借助于光刻法工艺及蚀刻工艺或镶嵌工艺来形成用于形成多个沟槽的雕刻图案41及用于形成多个通孔的雕刻图案42。反应离子蚀刻法(RIE)也被用作蚀刻工艺。
图5A至图5F显示使用根据本发明另一个实施例的如图4所示结构的板形成金属导线的方法。
请参考图5A，对硅基板501实施给定工艺，在该硅基板上形成一底部低介电绝缘膜502。接着，在底部低介电绝缘膜502上形成一抗抛光层503。接着，对抗抛光层503及底部低介电绝缘膜502进行图案加工以形成一给定深度的细微沟槽。而后，在整个表面上相继形成一抗扩散膜504及一铜膜505。借助于化学机械抛光(CMP)工艺去除在抗抛光层503上沉积的铜膜505及抗扩散膜504，这样在该沟槽内形成被抗扩散膜504围绕的铜线505。而后，在铜线505表面上选择性形成一抗扩散膜506。此时，抗扩散膜506用于在后续工艺中防止铜(Cu)扩散，防止污染基板或设备，而且还有利于与在上部待形成的金属导线的电接触。
请参考图5B，将如图4那样构成的板40放置在一硅基板501上。对板40施加适当的压力，促使侧壁40b紧密地附着于硅基板501的边缘。只有当板40与硅基板501被完全密封时，才能实现金属导线之间的完全接触，并且防止绝缘膜外露。
请参考图5C，透过第一注入孔40c按照给定的厚度注入一低介电绝缘材料507a，低介电绝缘材料507a是具有给定黏度的液体状态、溶胶状态或凝胶状态。接着，在1大气气压以上的惰性气体环境下，将低介电绝缘材料507a热处理10秒钟以上(例如，10秒钟至10分钟)，以便去除低介电绝缘材料507a中内含的溶剂，并且同时使膜质量致密。此时，板40及硅基板501的温度必须维持在100至450℃。将一含有碳的材料或一低密度有机或无机系列材料用做低介电绝缘材料507a。优选的嵌入厚度为3000至30000。
请参考图5D，透过第二注入孔40d按照给定的厚度注入一抗抛光层材料507b，抗抛光层材料507b是具有给定黏度的液体状态、溶胶状态或凝胶状态。接着，在1大气气压以上的惰性气体气压下，将抗抛光层材料507b热处理10秒钟以上(例如，10秒钟至10分钟)，以便去除抗抛光层材料507b及低介电绝缘材料507a中内含的溶剂，并且同时使膜质量致密。此时，板40及硅基板501的温度必须维持在100至450℃。使用一介电常数为2.0至4.5的无机系列材料作为抗抛光层材料507b。
如果在用于使低介电绝缘材料507a致密的热处理工艺期间发生收缩，并且抗抛光层材料507b不是以垂直于基板501的方式涂布，则介于用于在板40中形成沟槽的雕刻图案41与用于在板40中形成通孔的雕刻图案42的间，以及介于低介电绝缘材料507a与抗抛光层材料507b的间会过分分离，那么会造成图案形状不良。因此，在本发明中，会在1大气气压以上的惰性气体气压下，实施图5C和图5D中的热处理达10秒钟以上，以便以各向异性方式对基板501垂直施加1个大气压以上的压力。
请参考图5E，如果将板40与硅基板501分离，那么就制作出一多层结构，该多层结构包括：由用于在板40中形成多个沟槽的雕刻图案41形成的多个沟槽508；及由用于在板40中形成多个通孔的雕刻图案42形成的多个通孔509，即，制作出一由低介电绝缘材料507a和抗抛光层材料507b所构成的绝缘膜图案507。
请参考图5F，在包括沟槽508及通孔509的绝缘膜图案507的整个结构上，相继形成一抗扩散膜510及一铜膜511。接着，借助于化学机械抛光(CMP)工艺去除在绝缘膜图案507上沉积的铜膜511及抗扩散膜510，以便在沟槽508内形成被抗扩散膜510围绕的铜线511。此时，借助于嵌入在通孔509中的抗扩散膜510及铜膜511，使通孔509上的铜线511与位于下部的铜线505电连接。而后，只在铜膜511表面上选择性形成一抗扩散膜512。
借助于物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)，沉积Ta、TaN、TiN、TiNSi、WN、WCN或其合金，形成厚度为0.5至50nm的抗扩散膜504和抗扩散膜510。
借助于电镀法、非电镀法或化学气相沉积法(CVD)沉积厚度为200至2000nm的铜(Cu)，借此形成铜膜505及铜膜511，直到沟槽被完全填满。
使用高熔点金属(例如，W、Ti、Ta等)或化合物(例如Ni、Co、P、B等)，可以在铜线505和铜线511的表面上形成抗扩散膜506和抗扩散膜512。通过实施一选择性非电镀法等，只在铜线505和铜线511表面上形成厚度为1至100nm的抗扩散膜506和抗扩散膜512。
如果重复实施图5B至图5F的工艺，就可形成所期望的多层结构的金属导线。
如上文所述，制造一种形成金属导线的板，该板包括：一用于形成多个沟槽的雕刻图案；以及一用于形成多个通孔的雕刻图案。借助于单一工艺，使用该板来获得一多层结构的绝缘膜图案，该绝缘膜图案用于使该沟槽及通孔形成。再者，借助于一镶嵌工艺将一金属嵌入该沟槽及通孔中，以形成用于电气连接至多个下部金属导线的多个上部金属导线。
因此，由于本发明不采用光刻法和蚀刻工艺，所以本发明具有防止由于在光刻法和蚀刻工艺中所出现的缺陷而导致产率和可靠度降低的新效果，并且通过减少工艺步骤数量，进而降低成本及提高生产力。另外，如果使用单一材料，则在后续金属层抛光(CMP)工艺中会发生一些问题，诸如绝缘膜图案的机械强度过低、产生粒子、因化学作用而受损等等。然而，由于本发明会形成包括抗抛光层的多层结构绝缘膜图案，所以不会遇到这些已知的问题。
前面所述这些实施例仅仅是示范性的，并且不应视为限制本发明。本发明的技术很容易应用于其它设备。本发明的说明书意在说明本发明，而不是限制本发明权利要求书要求保护的范围。本发明的各种替代方案、修改和变化对本领域中的普通技术人员来说将是显而易见的。
Claims (19)
1.一种用于形成金属导线的板，该板包括：
一用于在其中形成多个注入孔的板，并且在该板边缘形成一给定高度的侧壁；
一用于在该板上形成多个沟槽的雕刻图案；以及
一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案。
2.如权利要求1所述的板，其中该板是圆形。
3.如权利要求1所述的板，其中该板以Ti、Ta、W、金属的氮化物、Al2O3或陶瓷为材料制成。
4.一种形成金属导线的方法，该方法包括下列步骤：
a)对一硅基板实施给定工艺，在该硅基板上形成一低介电绝缘膜，而后在该低介电绝缘膜中形成一沟槽；
b)在该沟槽内形成下部金属导线；
c)在一硅基板上粘贴一板，该板具有：一用于在其中形成多个注入孔的板，并且在该板边缘形成一给定高度的侧壁；一用于在该板上形成多个沟槽的雕刻图案；以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案；
d)透过该注入孔来注入一低介电绝缘材料，接着热处理该低介电绝缘材料；
e)去除该板，以获得一低介电绝缘膜图案，该低介电绝缘膜图案具有：由用于形成沟槽的该雕刻图案所形成的多个沟槽；及由用于形成通孔的该雕刻图案所形成的多个通孔；以及
f)在该沟槽内形成多个上部金属导线，该上部金属导线透过通孔连接至多个下部金属导线。
5.如权利要求4所述的方法，其中所述的方法进一步包括下列步骤：在步骤b)中的该下部金属导线表面上形成一抗扩散膜。
6.如权利要求5所述的方法，其中该抗扩散膜以一高熔点金属或Ni、Co、P化合物为材料制成，并且借助于一选择性非电镀法形成。
7.如权利要求4所述的方法，其中在步骤d)中，该硅基板及该板的温度维持在100至450℃。
8.如权利要求4所述的方法，其中该低介电绝缘材料以一含有碳的材料或一低密度有机或无机系列材料制成，并且注入厚度为3000至30000。
9.如权利要求4所述的方法，其中实施该热处理达10秒钟至10分钟。
10.如权利要求4所述的方法，其中该方法进一步包括下列步骤：在步骤f)中的该上部金属导线表面上形成一抗扩散膜。
11.如权利要求4所述的方法，其中该上部金属导线及该下部金属导线都是由一抗扩散膜与一铜膜所组成，并且借助于一镶嵌工艺所形成。
12.如权利要求11所述的方法，其中该抗扩散膜以Ta、TaN、TiN、TiNSi、WN、WCN或其合金为材料制成，并且借助于物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)形成。
13.如权利要求11所述的方法，其中该膜借助于电镀法、非电镀法或化学气相沉积法(CVD)所形成。
14.一种形成金属导线的板，该板包括：
一用于在其中蚀刻形成多个第一注入孔和第二注入孔的板，并且在该板边缘形成一给定高度的侧壁；
一用于在该板上形成多个沟槽的雕刻图案；以及
一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案。
15.如权利要求14所述的板，其中所形成的该第一注入孔及该第二注入孔均匀分布，促使以均匀的厚度来嵌入绝缘材料，并且被识别以便分别注入不同种类的绝缘材料。
16.如权利要求14所述的板，其中该板以Ti、Ta、W、氮化金属合成物、Al2O3或陶瓷为材料制成。
17.一种形成金属导线的方法，该方法包括下列步骤：
a)对一硅基板实施给定工艺，在该硅基板上形成一低介电绝缘膜，接着在该低介电绝缘膜中形成一沟槽；
b)在该沟槽内形成下部金属导线；
c)在一硅基板上黏着一板，该板具有：一用于在其中蚀刻形成多个第一注入孔和第二注入孔的板，并且在该板边缘形成一给定高度的侧壁；一用于在该板上形成多个沟槽的雕刻图案；以及一用于在用于形成该沟槽的该雕刻图案上形成多个通孔的雕刻图案；
d)透过该第一注入孔注入一给定量的第一绝缘材料；
e)透过该第二注入孔注入一第二绝缘材料；
f)去除该板，以获得一多层结构的绝缘膜图案，该缘膜图案具有：借助于用于形成沟槽的该雕刻图案所形成的多个沟槽；及借助于用于形成通孔的该雕刻图案所形成的多个通孔；以及
g)在该沟槽内形成多个上部金属导线，该上部金属导线透过通孔连接至多个下部金属导线。
18.如权利要求17所述的方法，其中该第二绝缘材料以一介电常数为2.0至4.5且能够作为抗抛光层的无机系列材料制成。
19.如权利要求17所述的方法，其中步骤d)和步骤e)中的热处理在1个大气压以上的惰性气体环境下进行10秒钟至10分钟。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0085483A KR100475537B1 (ko) | 2002-12-27 | 2002-12-27 | 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법 |
| KR10-2002-0085482A KR100480477B1 (ko) | 2002-12-27 | 2002-12-27 | 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법 |
| KR85482/02 | 2002-12-27 | ||
| KR85483/02 | 2002-12-27 | ||
| KR85482/2002 | 2002-12-27 | ||
| KR85483/2002 | 2002-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1519913A true CN1519913A (zh) | 2004-08-11 |
| CN1271704C CN1271704C (zh) | 2006-08-23 |
Family
ID=32658671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101235237A Expired - Fee Related CN1271704C (zh) | 2002-12-27 | 2003-12-24 | 形成金属布线的板及使用该板形成金属布线的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7128946B2 (zh) |
| CN (1) | CN1271704C (zh) |
| TW (1) | TW200411791A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105529317A (zh) * | 2014-10-16 | 2016-04-27 | 台达电子工业股份有限公司 | 嵌入式封装装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173460A (ja) * | 2004-12-17 | 2006-06-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7915735B2 (en) * | 2005-08-05 | 2011-03-29 | Micron Technology, Inc. | Selective metal deposition over dielectric layers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858869A (en) * | 1997-06-03 | 1999-01-12 | Industrial Technology Research Institute | Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers |
| US6100184A (en) * | 1997-08-20 | 2000-08-08 | Sematech, Inc. | Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer |
| JPH11224880A (ja) | 1998-02-05 | 1999-08-17 | Seiko Epson Corp | 半導体装置の製造方法 |
| WO2001071776A2 (en) * | 2000-03-20 | 2001-09-27 | N.V. Bekaert S.A. | Materials having low dielectric constants and methods of making |
| US6716754B2 (en) * | 2002-03-12 | 2004-04-06 | Micron Technology, Inc. | Methods of forming patterns and molds for semiconductor constructions |
-
2003
- 2003-07-11 US US10/617,473 patent/US7128946B2/en active Active
- 2003-07-14 TW TW92119133A patent/TW200411791A/zh unknown
- 2003-12-24 CN CNB2003101235237A patent/CN1271704C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105529317A (zh) * | 2014-10-16 | 2016-04-27 | 台达电子工业股份有限公司 | 嵌入式封装装置 |
| CN105529317B (zh) * | 2014-10-16 | 2018-06-01 | 台达电子工业股份有限公司 | 嵌入式封装装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7128946B2 (en) | 2006-10-31 |
| CN1271704C (zh) | 2006-08-23 |
| US20040123921A1 (en) | 2004-07-01 |
| TW200411791A (en) | 2004-07-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |