CN1517996A - 存取器导体磁随机存取存储器的系统和方法 - Google Patents

Abstract

一个用于从MRAM写和读的控制电路包括一个行解码器608；连接到该行解码器608的第一读/写行驱动器609；多个连接到该第一读/写行驱动器609的全局行写导体；多个连接到该全局行写导体的每一个的行抽头；和连接到该全局行写导体的第二读/写行驱动器610。

Description

存取器导体磁随机存取存储器的系统和方法

技术领域

本发明涉及用于通用计算机应用的存储器件，特别涉及增加用在通用计算机应用中的磁随机存取存储器的面积效率比(areaefficincy ratio)。

背景技术

可以使用磁随机存取存储器(MRAM)来储存以后检索和使用的按二进制表示编码成一或多位的信息。普通存储器技术，例如闪速存储器，静态随机存取存储器(SRAM)，和动态随机存取存储器(DRAM)使用储存的电荷或触发器来储存信息，而MRAM可以使用磁化来指示储存的“1”或储存的“0”的存在。可以使用两个主要类型的单元体系结构实施MRAM，电阻交叉点阵列和三导体存储器单元阵列。

电阻交叉点存储器阵列的最简单形式是图1中所示的两导体存储器单元体系结构。在该体系结构中每一个MRAM单元同阵列中每一个其他的MRAM单元并联连接。

参照图1，一个电阻交叉点阵列包括形成字线101的金属导体(x-方向)的行和形成位线102的金属导体(y-方向)的列阵列。MRAM单元，或MRAM“位”103位于字线和位线的每个垂直交叉处。MRAM一般由成千或数百万个MRAM单元所组成。MRAM还可以被分成MRAM单元的多个组或块。

每个MRAM单元103一般至少具有五层。这些层包括第一和第二导体，第一和第二磁体层，和高阻薄膜阻挡层或在第一和第二磁体层之间的介质层。第一导体是位线102的一部分。第一磁体层104电连接到第一导体，一般主要由镍-铁合金或镍-铁-钴合金组成，可包括晶态结构和可能其他的成份，其他的元素或复合物，第一磁体层可以是称为自由，数据或软性层的自由铁磁体层。第二导体可以是字线101的一部分。第二磁体层105电连接到第二导体和也可具有镍-铁原生复合物，包括晶态结构和其他的不同于第一磁体层的元素。第二磁体层105可以是一个固定层，称为固定层，针扎层，或参考层。第二磁体层105的特性稍不同于第一磁体层104。高阻薄膜阻挡层或介质106位于第一和第二磁体层之间。

在数据层中的磁化可以由起因于通过各自导体的电流的感应磁场设置。该磁场通过改变通过各个导体的电流的幅度和方向而在幅度和/或方向上能够变化。合成磁场可以是通过产生第一磁场的字线(行导体)的电流和通过产生第二磁场的位线(列导体)的电流的函数。为在数据层储存一个值，起因于通过该字线和位线的电流的两个场的矢量和需要足够大以克服数据层的矫顽力从而改变数据层中磁化的方向。另外，字线和位线的电流必须充分的小以保证产生的磁场不影响储存在接近MRAM单元的值。当MRAM单元单独易受到位线或字线的感应磁场(与既易受到位线又易受到字线的感应磁场影响相反)影响时，该条件认为是和与从选择的位线和选择的字线两者接收感应磁场的所选择的MRAM位相反的一样的“半-选择”。

向单元体系结构的一个存储器单元的写要求有一个相对高的磁场。写信息到一个MRAM单元中一个电流必须通过所选存储器单元的字线和位线两者。通过位线103的电流在位线周围产生一个磁场。类似地，通过字线107的电流在字线周围产生一个磁场。在自由层，数据层，或软性层中的磁场可以通过耦合由一个电流流过各自导体的一个感应磁场来建立。该感应磁场可以通过改变流过各自导体的电流的大小或方向在幅度和/或方向方面发生变化。特别地，介质106每边的磁化将影响流过MRAM单元中的介质的隧道电流(漏电流)。在位线102中在箭头108方向的电流和在字线107中在箭头109方向的电流是叠加的，以便在MRAM单元103中的自由磁体层中引起磁化。位线中的电流在称为易轴方向感应一个磁场。字线中的电流在称为难轴方向感应一个磁场。当从位线到字线施加一个读电压于所选MRAM单元两端时，一个隧道电流流过MRAM单元的阻挡层两端，而该电流的幅度取决于自由磁体层和固定磁体层之间的磁化的相对方向。

当在位线102中在方向108和在字线107中在方向109存在电流时在数据层中将感应磁场以引起在固定层中在磁场相同方向的磁化，接着磁化是平行的和存储器单元的电阻为第一值。这种结构可用来例如表示一个储存的“1”。相反地，当位线102和字线101中电流的方向110在数据层中感应磁场以引起固定层中磁场反方向磁化时，磁化将是反平行的，该存储器单元的电阻是稍大于第一值的第二值。该结构可以用来表示一个储存的“0”。

如描述的那样，存储器状态由所选的MRAM存储器单元的电阻状态所确定，而电阻状态由在所选字线和所选位线之间流动的电流量所确定。例如，平行磁化状态比反平行状态将产生更高的电流。高电平电流表示在自由磁体层中磁化方向和在固定磁体层中磁化的方向相同(称为平行状态)并且可表示一个储存的“1”，而低电平电流可表示在自由磁体层中磁化方向的反平行状态与在固定磁体层中磁化方向相反并且可表示一个储存的“0”。在电阻交叉点阵列中不包括将存储器单元彼此分开的绝缘器件。而这将要求读出方案包括调节以补偿存储器单元的平行性质，读出方案的一个类型是Equi_Potential_Isolation(等_电位_绝缘)。

包括公共读写位线导体和公共读写字线导体的一个MRAM单元阵列被称为两-导体MRAM单元阵列。在一个两-导体MRAM单元阵列中，对每组或“块”的存储器单元要求一组写电路，例如，一块存储器单元可包括一到两千行和五百到四千列。对于每一块而言，在该阵列的所有四边要求写电流驱动器。这些电流驱动器占据大量的面积从而减小了MRAM存储器器件的容量。在两导体体系结构情况下对于每个阵列块需要一组独立的行写驱动器。在该结构中，如果阵列的尺寸增加，则从单独的一个MRAM单元读和对它写数据的难度将增加。

三导体存储器单元阵列之一种类型包括一个与每个MRAM单元相关的开关或“控制”器件。实际中，该控制器件一般为晶体管-放置在硅层中，该硅层在硅基片之上和存储器层之下。虽然已建议二极管作为控制器件。但是它们未被成功地证明。三导体存储器单元阵列包括一条低电阻位线，一条低电阻字线和一条细的单元间的导体。在这种结构中，每个存储器单元连接到该低电阻位线和细的单元间的导体；单元间的导体还连接到放置在该硅基片中的一个开关晶体管，作为选择，可以使金属字线或低电阻字线同该单元电隔离，但处理在物理上充分接近该存储器单元，以便允许来自该低电阻字线的感应磁场控制储存在该MRAM单元的自由磁体层中的数据。在该硅基片中形成的第二字线可连接到该硅开关晶体管的栅极。当数据写入该存储器单元时，该硅开关晶体管被去消选定(由第二字线断开)和写电流通过所选择的位和字线以磁化所选存储器单元的自由层。当读出该存储器单元时，无电流通过第一金属字线，而第二字线被认定选择该硅开关(由第二字线接通)以及一个读电位被施加到所选择的位线。为检索数据，一个读电流通过所选择的位线，存储器单元，单元间的导体，和所选择的硅开关晶体管。根据合成的位线电流，连接到所选择的位线的一个读的读出放大器被用来确定存储器单元的电阻状态。

在三导体存储器单元阵列中，金属字线一般延续在整个存储器芯片上。沿金属字线延续整个存储器芯片只需要两个写电路，一个放置在该芯片的左边，另一个放置在其右边，用于整个芯片。这与两导体MRAM相反，其中要求写电流驱动器用于每块存储单元。通过使用三导体存储器单元阵列，需要不多的字线写驱动器，使得对存储器单元而言更大的空间可利用，导致一个更大容量的存储器。

三导体MRAM单元的第二种类型包括一条低电阻位线，一条低电阻字线和一条细的读出线。在这种结构中，该低电阻金属位线绕过，但可以同该细的读出线电绝缘。读出线连接到一个存储器单元的一端，该存储器单元的另一端连接到低电阻金属字线。读出线连接到一小组存储器单元和在硅基片中形成的一个开关晶体管。该开关晶体管由金属位线控制并仅在读操作期间被启动。在该结构中，相应于分配到所选择存储器单元的写数据，写操作产生通过所选位和字线的一个电流来设置自由磁体层的磁化方向。随该开关晶体管导通，读操作施加一个读电位到所选字线，以使得来自所选字线的一个读电流通过所选存储器单元，细的读出线，开关晶体管并进入放置在基片中的一个读出放大器。

在三导体存储器单元阵列的第二类型中，金属位线导体延续存储器芯片的整个长度。沿该导体延续存储器芯片整个长度仅需要两个写电路，一个在芯片顶部，而另一个在其底部，而不是如在一个两导体MRAM中那样要求对每块存储器单元的写电路。这样，通过使用三导体存储器单元阵列，在一个芯片上可包括更多的存储器单元，从而导致更有效地使用该芯片的实际状况。

存储器单元不限于任何特定类型的器件，例如，存储器单元可以是自旋相关隧道(“SDT”)器件。典型的SDT器件包括一个“固定”的磁体层和一个“自由”磁体层。固定层具有在一个平面中定向的磁化，但是固定的，以便在存在施加磁场于感兴趣的区域上的情况下不旋转。自由层具有非固定的磁化定向。相反，该磁化可以沿位于一个平面中的一个轴(“易”轴)的两个方向之一定向。如果自由和固定层的磁化的方向相同，则该定向称为“平行”。如果自由和固定层的磁化的方向相反，则该定向称为“反-平行”。自由层和固定层由绝缘隧道阻挡层分开。该绝缘隧道阻挡层允许量子机械隧道(quantummechanical tunneling)发生在该自由和固定层之间。该隧道现象是电子自旋相关的，使得SDT器件的电阻是该自由和固定层的磁化的相对定向的函数。

例如，存储器单元的电阻是一个第一值R，只要自由和固定层的磁化定向是平行的。存储器单元的电阻增加到一个第二值R+ΔR，只要磁化的定向从平行改变到反-平行。典型的电阻R可以约为一个兆欧。一般电阻的变化ΔR可以是电阻R的约10％。

图2表示一种三导体存储器单元体系结构，其中读出导体201附加到二导体存储器单元体系结构。在该结构中字线101和位线102用于写入数据到一个所选的MRAM单元中。读出导体201可以用于从该MRAM单元读出数据。在该结构中，读出线连接到该MRAM存储器单元的一端并一般形成为一个很薄的导电层。这里平行于读出线运行的字线101可以是一条较粗的低阻导体，并同该读出线电绝缘。一个十分大的电流可施加到该字线101用于写入。

在第二类型的三导体单元体系结构的情况下，一组列写驱动器被减少到仅位于该存储器芯片(在许多存储器阵列块上的)顶和底部的一组，由此从存储器阵列块之间排除列写驱动器。这样，通过使存储器芯片更小，并排除块间的列写驱动器，三导体单元体系结构将改善面积效率比。

发明内容

本发明的一个实施例包括一个控制电路，用于写入包括一个行解码器的MRAM和从其读出；一第一读/写行驱动器连接到该行解码器；多条全局行写导体连接到该第一读/写行驱动器；多个行抽头连接到每根全局行写导体；以及一第二读/写行驱动器连接到该全局行写导体。

附图说明

图1是说明两导体电阻交叉点MRAM体系结构；

图2是三导体MRAM体系结构图；

图3是本发明一个实施例的四导体MRAM体系结构的部分示图；

图4是一个电路图，使用用于单独块的行和列抽头存取图3的四导体MRAM；

图5是另一实施例的图，便于行抽头存取图3的MRAM；

图6是用于存取图3的MRAM的一个行电路的实施例的详细图；

图7是用于存取图3的MRAM的列电路的一个实施例的详细图；

图8是MRAM芯片的方块图，表示行和列抽头和它们对阵列和解码器的关系；

图9是一个流程图，用于将读电位施加到由四导体MRAM单元组成的阵列；以及

图10是一个流程图，用于将写电流施加到由四导体MRAM单元组成的阵列中。

具体实施方式

希望在电子器件中使用MRAM芯片以便以许多方法增强电子器件性能。这些增强包括降低储存和存取数据要求的功率量，“即时接通”和“即时断开”能力，和在例如储存在硬的或固定驱动器上数据可以从易失性随机存取存储器(RAM)移动到非易失性长期储存之前减小与功率损耗相关的数据丢失。本发明提供与MRAM相关的面积效率比(每要求空间可利用的存储器)显著的增加。本发明的一个实施例包括增加MRAM面积效率比的一个四导体MRAM设计。本发明另一实施例包括配置来从四导体MRAM单元读和向其写的电路。

本发明的一个实施例包括附加第四导体于一个MRAM芯片上和具有行抽头和列抽头以便从MRAM单元读数据和向其写数据的体系结构。抽头包括在阵列之间的极小的有源电路，该阵列作为用于将沿写导体传送连接信号到合适的正在读的行和列的一个有效的装置。使用具有行和列抽头的交叉芯片写导体使得有可能更有效地使用MRAM。

该四导体单元包括用于(1)局部列读出线；(2)局部行读出线；(3)全局列写入线；和(4)全局行写入线的连接和/或导体。在本发明的一个实施例中使用单独的全局行和列译码器访问存储器阵列。局部行抽头可支持电位电平敏感的或“V-模式”读出放大器或电流敏感的或“I-模式”(等电位)读出放大器。在本发明的一个实施例中一局部列抽头选择大量列之一供给到一个读出放大器。类似地一局部行抽头选择大量行之一电连接到一个读出放大器。局部行和列抽头首先在外面适合子-阵列的复盖区。在该子-阵列下面的区域可贡献于读出放大器的布局。一个行组合控制信号(1)仅施加一第二电位到该所选组合的行和(2)选择选通或断开与所选行组合相关的一个读出放大器。读模式行/列解码器将行/列解码信息(逻辑信号)施加到第三和第四导体。在写模式，在全局阵列的外设接入的图8的电路609，610，702和801施加写电流。在一个优选的实施例中，每行/列/平面可要求一个局部行抽头和一个局部列抽头。

第四导体用来访问MRAM单元，同时减少在芯片上要求的硬件资源。第四导体也是一条细导体，并行于较粗的极低电阻的行导线。通过使用一组位于该芯片每侧上的行写驱动器可改善该MRAM存储器芯片面积效率比，该芯片允许包括在该芯片上的附加的存储器单元。本发明的一个实施例还包括使用四-导体MRAM的方法。

图3是本发明一个实施例的四导体MRAM体系结构一部分的部分透视图。一个完整的MRAM体系结构可包括数千位线和数千字线，而在每条位线和字线的交集处有一个MRAM单元。图3说明在一种电阻交叉点MRAM体系结构中的四导体MRAM。该MRAM的四导体包括全局列写导体301，局部列读出导体302，局部行读出导体303，和全局行写导体304。全局列写导体301可以是类似于图1的位线102。具有相对低电流装载要求的局部列读出导体302可以是一个高电阻和很薄的导体层。局部列读出导体302和全局列写导体301电绝缘。局部行读出导体303可以是连接到每个MRAM单元的字线101的“变薄”的型式。全局行写导体304可以是附加在局部行读出导体303上面的低电阻金属导体，在其间具有合适的插入绝缘体。

图3中使用的四导体MRAM单元可描述成为一种立方体结构。该立方体结构的上面是一个数据层或数据磁体。该数据层之下的是薄的绝缘单元层。在该立方体结构的底部是参考或固定层。要指出该数据和参考层是可以颠倒的。

存储器的一特定行的每个四导体MRAM单元的上部数据层可以布线或连接到在垂直方向移动的位线。类似地，存储器的一特定行的每个四导体MRAM单元的底部参考层可以布线或连接到水平方向移动的字线。典型的MRAM可以由MRAM单元的一到两千行和MRAM单元的两到四千列组成。实际上连接到每个MRAM单元和/或与每个MRAM单元接触的这些两条导体(图3的局部列读出导体302和一局部行读出导体303)的每条是相对细的导体。这是因为该两条导体必须制作得细，使得保持MRAM数据层到两根写导体的一个靠近的间距，以便在该写导体中产生的磁场能最大限度地耦合到该数据层。该两条导体可制作得细乃是因为它们传送相对小的读出电流和因此可具有一个高的电阻值。该局部行读出导体有时也称为是字读出导体或字线。该局部列读出导体可称为是位读出导体或位线。该局部字读出导体和局部行读出导体用在读过程中。

注意为简易本说明只使用表示绝对取向的术语，例如“垂直的”和“水平的”。但是这些术语仅用来帮助对附图的查阅，其中用该引用的取向描述相应的结构。实施例可供其他取向用，其包括，但不限于彼此相对于与描述和/或描绘的绝对取向一致的结构取向。

与这些读出导体(局部列读出导体和局部行读出导体)平行的是形成相对低电阻互连导线的一组较粗导体。这些平行导体(局部列读出导体和局部行读出导体)既用在写过程，又用在读过程。某时写过程一般影响一行，而某时可影响多列，一般地曾经影响16列或更少列。如上所述，在写过程期间，在相应列和相应行两者中通过写电流使得在该列和行的交集处的单元中产生一个磁场而由此用那个磁场有选择地取向在该数据层中的数据。在位线中提供一个正的或负的电流能使该数据层中的磁场在平行和反平行状态之间发生变化。如在此所使用的，“正的”和“负的”涉及到电流的相对方向；术语“平行的”和“反平行的”同样涉及到磁通量的相反方向。这些导体被认为是全局行写导体和全局列写导体。在读过程中，平行导体(全局列写导体和局部读出导体或全局行写导体和局部行读出导体)传送地址解码逻辑信号到栅极或行和列抽头。

四导体MRAM器件的一个实施例可包括一个存储器单元的阵列，每个存储器单元包括一第一导体，一第一磁体层，介质，一第二磁体层和一第二导体。存储器单元的该阵列的第一导体可电连接到多条局部列读出线302之一。该存储器单元的阵列的第二导体可电连接到多条局部行读出线303之一。多条全局列写线301可平行于多条局部列读出线302。多条全局行写线304可平行于多条局部行读出线303。多条局部列读出线302和多条局部行读出线303用于从存储器单元103的阵列读数据以及多条全局列写线301和多条全局行写线304可用于写数据到该存储器单元103的阵列。多条局部列读出线302的每条，和多条局部行读出线303的每条都相对地细并可由相对地高电阻率材料组成。多条全局列写线301和全局行写线304的每条都是低阻的，较粗的导体，厚度从5到50nm，并且和多条局部列读出线302和多条局部行读出线303电绝缘。存储器单元103的阵列可包括在彼此上部的存储单元的堆叠的平面，以增加该存储器结构的存储器密度或实际的效率。

如所描述的，本发明的该实施例包括一人用于向四导体MRAM写和从其读的支持电路，其包括一个行解码器；连接到该行解码器的一第一读/写行驱动器；多条连接到该第一读/写行驱动器的全局行写导体402，403(图4)；多个连接到每条全局行写导体的行抽头；和连接到该全局行写导体的一第二读/写行驱动器。

该结构的一个特征是在由从该导体到MRAM单元弱耦合要求的导体之间的相对靠近的间距。导体之间的垂直距离由一般在200数量级的读出导体的厚度和将平行写导体同该读出导体分开的介质的厚度(在200数量级)保持。

如所描述的那样，写信息到四导体MRAM和从其读信息的一个优选方法可使用写导体(全局行304写线和全局列写线301)作为携带解码数据的路径。解码电路接收一个地址并施加一个选择电压到该合适的列和行导体，和施加一个去消选定(deselect)电压到按该存储器配置方式的剩余的非选择的行和列。该解码数据包含选择限定该读或写操作的目标MRAM单元的一行和一列的信息。该选择电压可沿还称为写导体的行和列低电阻导体传送。

图4一个电路图，使用用于单独块的行和列抽头存取图3的四导体MRAM。在本发明的一个实施例中，在该MRAM阵列的边缘，对于(1)为控制存取晶体管以便将一条所选的局部行线连接到一个合适的选择读电位和所有未选的行线连接到一第二去消选定的读电位的全局列写线301和全局行写线304和(2)为将所选读出线302和303连接到一个读出放大器，从而剩下所有未选择的读出线处于高阻抗或“浮动”形成抽头。该实施例避免从MRAM阵列下方需要以上与存取MRAM单元相关的电路。代之以，在MRAM单元阵列下面的区域可使用用于要求的读出放大器。MRAM阵列401可以是这样的区域，其中放置存储器单元的阵列。该阵列一般是512-4096(即，4K)列“宽”乘1,024(1K)-2,048(2K)行“高”，虽然这仅仅是基于目前制造方法和目前器件要求的一般范围。读出放大器408电路可在该存储器单元下方的硅基片的部分中形成。图4还包括四条平行水平线，其包括两条全局行写导体402，403和两条局部行导体，即，行读出线404和405。该两条全局行写导体402和403构成附加到上述三导体MRAM单元的第四导体行线。出现在全局行写导体402上的一个信号被连接到电压电平V1和V2的反向器406。反向器406响应在全局行写导体402上的该信号以便有选择性地将V1或V2施加到局部行导体405。图4表示一个P-沟道晶体管和N-沟道晶体管可用作连接到信号V1和V2的反向器电路。例如，响应在全局行写导体402上的一个高电平信号，反向器406将局部行导体405连接到V1。同时，所有其他的行线被去消选定，而一个低电平信号(即，一个低电压)被提供在相关的未选择的行写导体上。出现在行写导体403上的一个低电平信号通过反向器407将相应的局部行导体404电连接到V2。读出放大器408还使用V2作为一个读出参考电平。使用放置在该阵列外边上的相对简单器件的这种组合提供来自第四导体行线(转向该阵列上部)的一个信号和产生从一个选择的MRAM单元读出到局部行线的用于读出的信号。

图4还包括四条垂直的平行信号线，其包括两条全局列写线411，412和两条局部读出导体409，410。全局列写线411，412和读出导体409，410的工作方式类似于以上对该全局行写导体和行读出线的描述。全局列写导体411，412是包括在MRAM单元的整个阵列上部运行并对每个MRAM单元产生写信号的低电阻线的第三导体列线。全局列写导体411，412还从相应的列解码器电路产生列选择数据。这里该信号参考是该列解码器的输出，该选择的列解码数据是一个逻辑“Hi”和未选择的列解码数据是一个逻辑“Lo”。列选择晶体管413，414分别连接到局部读出线409，410。列或位线可通过施加一个逻辑高电平信号到第三全局列写线由此接通列选择晶体管使得将一条局部读出线连接到读出放大器406的输出端来选择。剩余未选择的局部读出线是与具有断开该列选择晶体管的一个逻辑低电平信号的相应的全局列写导体线相关的。例如，当在导体411上存在一个高电平信号时，列选择晶体管413被偏置导通，由此引导电连接读出列409到信号线406和读出放大器408的一个输入端。

未选择的位线与全局列写线上的逻辑低信号相关；仅选择的列具有一条带一个高电平信号的全局列线。例如，当一个高电平信号出现在导体411上时，其他的导体例如全局列写导体412电连接到一个逻辑低信号。这样的电连接保证列选择晶体管414被偏置截止从而使读出列410与读出放大器408绝缘。所有与未选择的列线相关的其他的选择晶体管连接到一个逻辑低信号以便保证相应的晶体管被偏置截止和相关的局部读出线与相关的读出放大器电断开。在任何一组列中，只有一条局部读出线在某个时刻连接到一个读出放大器。

在一个优选实施例中一个单独的读出放大器可与大量列相关，一般相应于例如64,128或256列的一组列。这些列组彼此靠近放置，例如直接地相邻放置。一个单独的MRAM阵列在到一个单独的读出放大器的256列的列组中包含2K(即，2048)列单元，由此在该2K列的阵列下面只要求总共八个读出放大器。图4说明低电阻第三402和403以及第四导体411和412传送信号用于选择和去消选定在行和列两者中的存储器单元，由此简化了对连接到读出放大器的电路要求。在图8的解码电路608和703以及写驱动器电路609，610，702和801中就是这样做的。

更大的整体阵列的一个子阵列结构可由局部位线(读出线)和局部字线的长度规定。读出放大器的灵敏度和噪声一般规定按读模式运行的局部线的最大长度。最好，该局部线具有足够的长度以适合整体在该子阵列复盖区之下的沿着某些附加支持电路的全部的读出放大器/积分器/比较器。图4中指示两个读出电位，VI是施加到所选字读出线405的读电位，而V2是加到未选择的字读出线404的第二电位并作为对读出放大器408的一个参考电位。V2是读出MRAM的等电位方法的部分。

图5是用于存取图3的该MRAM的行抽头的另一实施例的图。在图5中，两个N-沟道晶体管506和511用来提供选择功能。在一个实施例中，N-沟道晶体管506连接在局部行读出线501和第一读电位V1509之间，而第二N-沟道晶体管511连接在局部行读出线502和第一读电位V1 504之间。注意读电位V1 504可与读电位V1 509相同。图5说明一个更有效的提供该选择功能的方法。P-沟道和N-沟道晶体管电路的集成要求的面积比仅使用N-沟道晶体管的并具有类似功能的一个电路的面积大。由于在多数典型的CMOS处理中N-沟道晶体管布局在比P-沟道晶体管更小的面积中，N-沟道晶体管放置在一个对所有N-沟道晶体管是公共的P-型基片中，而P-沟道晶体管必须放置在设置到P-型基片中的N-型扩散中(称为N-阱)。该N-阱是深度扩散并要求比N-沟道晶体管大得多的面积。因此，仅使用N-沟道晶体管的一种设计通常比既包含N-沟道晶体管又包含P-沟道晶体管的设计将布局在小得多的面积中。两个长沟道的低电流的N-沟道晶体管510和512连接到局部行读出线501和502以及第二读电位V2 507。对长沟道晶体管510和512的栅极控制是在基片中从图6的行解码器608按规定路线发送的一个行块控制信号508。

所选择的局部行读出线501连接到V1和未选择的局部行502连接到V2。在读操作期间，所选择的全局行503连接到一个逻辑高电平信号，而未选择的全局行505连接到一个逻辑低电平信号。未选择的局部行502的每条通过具有由行块解码信号508控制的一个栅极的长沟道N-沟道晶体管512连接到V2 507。无论何时需要一个低电流驱动器或高电阻电路元件都使用一个长沟道晶体管。在该情况下，所有长沟道晶体管用信号508导通，未选择的局部读出行502通过晶体管512(注意晶体管511截止)连接到V2 507，而被选的局部行501通过510连接到V2和通过506连接到V1，但是，510是具有一个弱电流驱动器的长沟道晶体管和506是具有一个强电流驱动器的短沟道晶体管，而要点是晶体管506，其在将所选的局部行读出线501牵引到V1 509的情况下，甚至当长沟道晶体管510导通时是有效的。在该结构中，长沟道晶体管512试图由提供一个有限制的电流通过晶体管512将未选择的局部行502连接到V2 507以及试图由提供一个有限制的电流通过长沟道晶体管510将所选的局部行读出线501连接到V2507。未选择的行选择晶体管511截止和未选择的局部行502通过长沟道晶体管512用有限制的电流牵引到V2 507。然而，所选的行晶体管506具有更大的能力以便牵引所选的行501到V1 509和既通过来自所选的行501的电流又通过来自上拉晶体管510的电流。在该结构中长沟道晶体管510，512相对交互连接和布局是有效的。在优选实施例中，第四导体503电连接所选的行晶体管506的栅极到一个逻辑高电平信号。第四导体505电连接未选的行晶体管511的每一个的栅极到一个逻辑低电平信号。所选的局部读出行501当长沟道晶体管510由于V2导通一个有限制的电流时对来自具有有效牵引局部读出行到V1的晶体管506的一个单元的读数据可以是有效的。

栅极线508控制长沟道晶体管510，512的栅极和在读操作期间确认将未选的行读出线502连接到V2 507。在该例中，晶体管510和506导通并连接到所选的局部行读出线501。短沟道晶体管506和长沟道晶体管510的尺寸定位将导致短沟道晶体管506支配所选的局部行读出线501的控制，使得在该局部行读出线501上的合成电位将保持在V1 509。所选的局部读出行501是有效的而所有其他的均具有截止的晶体管511和导通的晶体管512。在未选择的组的未选的局部字线502电连接到V2507。仅所选的局部字线501可电连接到V1 509。在读操作期间晶体管506和510导通，而所选的局部读出行501设置到第一读电位V1 509以及晶体管511截止，而晶体管512导通，而未选的局部读出行502设置到第二读电位V2 507。

晶体管510和512是长沟道晶体管，其保证未选的局部读出行502通过低电流驱动器连接到第二读电位V2 507。所选局部行读出器件506具有相对高电流容量的驱动器，以便牵引所选低行线到V1 509。注意晶体管506的电流驱动能力比晶体管510和由在局部读出行上的该读出电流要求的电流驱动器的驱动能力大得多，因此，局部读出行由短沟道晶体管506控制并下拉到V1 509。

图6是用于存取图3 MRAM的一个行电路的一个实施例的示意图。图6包括分用(demultip1ex)接收的一个二进制地址信号以分配编址的行的主行解码器608。主读/写行驱动器609，和从属读/写行驱动器610提供类似的功能。注意该行写驱动器是一个简单的电流源，在那里主读/写行驱动器609是电流源和从属读/写行驱动器610是电流接收器。行写电流从主读/写行驱动器609到从属读/写行驱动器610流动。行解码器608是一个准确的解码器，选择n行之一行作为有效行，而其余的行作为无效行。n是阵列中的总行数。MRAM单元放置在存储器阵列块612和613中。两个相邻的存储器块612和613共享一个行抽头616以便将读电位V1 607或V2 606施加到在存储阵列块612和存储器阵列块613中的局部读出线614。存储器块612和613共享一个公共行抽头电路。存储器块612和613和行抽头616包括用于该阵列的一个组装块618并重复以包括该阵列。虽然图6表示两个存储器块组行，可以构造类似的配置以支持包括任何数量的存储器块的存储器配置。

对于读操作只可以选择存储器阵列中的一行605，而所有剩余行601和604是未选的。因此，行601和604解释为未选的，然而并不影响该读操作。可以选择行605，而存储器组中所有其他的行是未选的。来自行解码器608的行块控制信号602和603按规定路线发送到包含所选行和未选行的存储器单元组的行抽头。行控制信号604和605以及行块控制信号603的组合将施加第一读电位V1 607到所选择的局部读出行和第二读电位V2 606到所有未选择的局部读出行。在与两个MRAM阵列块612和613共享的组装块618中图6包括图5的一个行抽头电路。因此，在存储器组612中的行被解释成未选择的，但却不影响该读操作。在存储器组615中，行605可以是所选择的，而在存储器组615中的所有其他的行可以是未选择的。图6说明在用于选择行605的长和短沟道晶体管之间的关系。在位置618表示共享的行抽头和两个存储器块。

图7是用于存取图3的MRAM的列电路的一个实施例的示意图。图7类似于图6但却说明列电路。在该图的较下部分，列解码器701在编址的列选择线上提供一个选择信号到主列读/写驱动器702。第二列解码器和相关的从属列读/写驱动器放置在该存储器阵列的上部，虽然未表示。图7中所示的实施例包括两个列MRAM阵列块703和704。每个MRAM阵列块包括许多列MRAM存储器单元。在每列MRAM阵列块中，该列解码器选择一个有效列706和不选择该阵列块列中的所有剩余的列707。阵列块的每列构成由一个共享列抽头705分开的一对MRAM阵列块708。注意存储器块703，704可重复以组装一个大的MRAM阵列。MRAM阵列块列(703和704)可考虑成具有如在图7中所说明的一个列片704的多个列片。一个列片可以是64，128，256，512或更大列宽，而每个列片相应于一个存储器字的一位，以及该存储器可以通过重复列片扩展，从而获得所要求的存储器结构。典型地，储存在一个存储器中的一个字按八位一组构成。典型的字长例子包括8位，16位，32位，64位，512位，1024位，2048位和4096位。

在图7实施例中，所选择的列706连接到开关晶体管709的栅极，该晶体管709将局部列读出导体712连接到输入读出放大器1A/B711。该读出放大器可以表示成两块1A和1B，以便确认读出放大器1的物理布局可以是分离的和可以配置在由一个共享的列抽头电路705分开的两组MRAM存储器单元708之下面。另外，未选择的列707可连接到一个逻辑低电平信号或可选择地，未选择的局部列读出线无需连接到一个第二电位但允许“浮动”。在该实施例中列抽头705可以是或者选择列(Q_SC)晶体管709或未选择列(Q_UC)晶体管710的一单个晶体管。每个列片，例如列片703是由多组MRAM阵列708以及共享的列抽头705和一个读出放大器711组成。选择的列706将一个逻辑高电平信号传送到选择列晶体管709的栅极。在每个局部列抽头处，例如列抽头705，所选择的列706导通晶体管Q_SC709以便将相关的局部读出线连接到相关的读出放大器711的输入端，同时未选择的列707的第三导体接收一个逻辑低电平信号使得晶体管Q_UC710保持截止。一个行块控制信号仅导通与选择的行相关的读出放大器，例如对于列706的读出放大器711。该MRAM阵列被配置成多行MRAM阵列和通过该MRAM阵列该阵列被按列片为单位成组。所有其他的读出放大器保持截止。该局部列抽头理想地将分离局部读出线(使局部列读出线电阻的影响最小)。在一实施例中，该列抽头实际地放置在该局部读出线的中心，使得该读出线电阻之半似乎是在该读出线上从列抽头位置到最远点的。在该实施例中，读出放大器的性能对该读出线电阻是敏感的，而且其越小越好。该局部列抽头电路在当要求晶体管数量最小时也适合于在导致一种有效布局的局部子-阵列之间。该局部列抽头电路还能使整个读出放大器适合在两个子-阵列块之下面(读出放大器711和由SA_1A及SA_1B组成的读出放大器711)。

图8是一个MRAM芯片的一般配置的方块图，表示出行和列抽头以及它们对阵列和解码器的关系。当为说明目的在图8中表示一个特定尺寸的阵列时，该阵列可是较大的包括较大的和/或更多的子-阵列和支持电子设备或，相反地，可以是较小的。该MRAM芯片包括解码器703，主列读/写驱动器702，从属列读/写驱动器801，行解码器608，主行读/写驱动器609，从属行写驱动器610，局部行抽头802，局部列抽头803和存储器子-阵列(单元子阵列或阵列块)804。列解码器703和行解码器608接收地址信号的相应部分，并且作为响应，选择分配被读单元的一列或列组(列解码器703)和一行(行解码器608)。通常，个别的行被选择成与行组相反。列还可以单独地或成组地选择。主读/写驱动器609和702分别地与用于行610和列801的从属写驱动器相关。在该实施例中，配置在该驱动器之间的是相关的局部列抽头803和相关的行抽头802的MRAM单元子-阵列804。如所讨论的，列抽头或列选择电路包括列选择晶体管并放置在两个单元子阵列块804之间。阵列将被组装成单元子阵列804，列抽头803，单元子阵列804，单元子阵列804，列抽头803，单元子阵列804。类似地行选择电路或局部行抽头802也放置在单元子阵列块804之间。配置局部行抽头802到存储器阵列块可以是阵列块804，行抽头802，阵列块804，阵列块804，行抽头802，阵列块804。在实际实施例中，抽头802要求相对小的芯片实用状况(real estate)，其导致很有效封装子阵列的一个阵列，该子阵列由驱动写电路的支持电路围绕。

本发明的该实施例包括用于写到四导体MRAM和从其读的支持电路，该MRAM包括行解码器608，连接到该行解码器608的第一读/写行驱动器609，连接到第一读/写行驱动器609的多条全局行写导体(图6中的601，604和605)；连接到每条全局行写导体的多个行抽头802；连接到全局行写导体的第二读/写行驱动器610；列解码器701；连接到列解码器701的第一读/写列驱动器702；连接到第一读/写列驱动器702的多条全局列导体(图7中的706和707)；连接到每条全局列写导体的多个列抽头803；以及连接到全局列写导体的第二读/写列驱动器801。

全局行写导体可连接到在该行抽头支持电路中的一个控制栅极，而该控制栅极连接一条所选的局部行读出线到一个读第一电位。该控制栅极还将所有未选择的局部读出线连接到一个未选择的第二电位。全局列写导体连接到列抽头支持电路的一个晶体管的一个控制栅极，该控制栅极将一条所选择的局部列读出线连接到通过一个读出放大器产生的一第二读电位。多条全局列写导线的第二全局列写导线连接到列抽头支持电路的一个晶体管的第二控制栅极，和该控制栅极可将一条第二所选的局部列读出线连接到由第二读出放大器产生的一个第二读电位。全局行写导体构成形成MRAM单元的四导体存储器单元的第一导体。全局列行写导体是形成MRAM单元的四导体存储器单元的第二导体。

图9是在由四导体MRAM组成的一个阵列中施加读电位的流程图。该方法始于步骤900，在步骤901，第一逻辑电位提供到所选择的全局行，同时一第二逻辑电位施加到未选择的全局行。在步骤902，一第一逻辑电位施加到所选的全局列和一第二逻辑电位施加到未选的全局列。在步骤903，施加一第一读电位到具有第一全局行逻辑电位的所选行和读出线。在步骤904，施加一第二读电位到具有第二全局行逻辑电位的未选的行和读出线。在步骤905，一个读出放大器的输入端连接到具有第一全局列逻辑电位的所选列的读出导体。在步骤906，该读出放大器的输入端与具有第二全局列逻辑电位的未选的列读出导体断开。在步骤907，用一个行块读出控制信号激励该读出放大器。在步骤908选择一个具有适当连接和读电位的存储器单元启动读出操作，而在步骤909方法结束。

图10是在包括四导体MRAM的一个阵列中施加写电流的方法的流程图。在步骤100开始，在步骤1001，用行块控制信号去激励所有读出放大器。在步骤1002进行写操作，在步骤1003，对选择的行施加一个写电流。在步骤1004每列片选择一列，该列是对它施加了一个写电流的列。在步骤1005，一个写数据信号施加到列主和从写驱动器。在步骤1006，一个行写电流用行主/从写驱动器施加到所选的全局行写导体。在步骤1007，以由在步骤1005中提供的数据所确定的方向用该列主/从写驱动器施加列写电流来选择一条全局列写导体。在步骤1008，为结束写操作，通过按适当的顺序断开该写电流来结束写操作，在步骤1009方法结束。

虽然连系四导体MRAM单元描述了本发明的电路，本发明还包括该电路的修改，以支持或控制其他的MRAM配置。

Claims (8)

1.一个用于写入到磁随机存取存储器(MRAM)单元和从其读出的控制电路包括：

一个行解码器608；

一个连接到所说行解码器608的第一读/写行驱动器609；

多条连接到所说第一读/写行驱动器609的全局行写导体；

多个连接到所说全局行写导体每条的行抽头；以及

一个连接到所说全局行写导体的第二读/写行驱动器610。

2.权利要求1的控制电路，其中所说全局行写导体每条连接到一个行抽头支持电路中的相应的控制栅极，该控制栅极将一条所选的局部行读出线连接到一个读电位，和所说的控制栅极还将所有未选的局部行读出线连接到一个第二电位。

3.权利要求2的控制电路，其中所说全局行写导体是MRAM单元中的四导体存储器单元的第一导体。

4.一个用于写入到四导体磁随机存取存储器(MRAM)和从其读出的电路包括：

一个行解码器608；

一个连接到所说行解码器608的第一读/写行驱动器609；

多条连接到所说第一读/写行驱动器609的全局行写导体；

多个连接到相应全局行写导体信号线的行抽头；

一个连接到所说全局行写导体的第二读/写行驱动器610；

一个列解码器；

一个连接到所说列解码器701的第一读/写列驱动器702；

多条连接到所说第一读/写列驱动器702的全局列写导体；

多个连接到所说全局列写导体每个的列抽头；以及

一个连接到所说全局列写导体的第二读/写列驱动器801。

5.一个用于写入到四导体磁随机存取存储器(MRAM)和从其读出的电路包括：

一个列解码器701；

一个连接到所说列解码器701的第一读/写列驱动器702；

多条连接到所说第一读/写列驱动器702的全局列写导体；

多个连接到所说全局列写导体每个的列抽头；以及

一个连接到所说全局列写导体的第二读/写列驱动器801。

6.权利要求5的电路，其中所说全局列写导体的每条连接到在一个列抽头支持电路中的一个控制栅极，和该控制栅极将一条所选的局部列读出线连接到一个读出放大器的输入端。

7.权利要求6的电路，其中所说全局列写导体是四导体MRAM的第二导体。

8.权利要求5的电路还包括：

一个行解码器；以及

一个连接到所说行解码器的第一读/写行驱动器；以及

多条连接到第一读/写行驱动器的全局行写导体。

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