CN1489767A - Mram排列 - Google Patents

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Abstract

本发明系关于一种MRAM排列，其中一胞元内的选择晶体管(5)及MTJ层序列(4)互相平行。因此可达成很大的空间节省。

Description

MRAM排列
本发明关于一种MRAM(MRAM＝magnetoresistive RAM，磁阻)排列，包括多种排列成内存数组的内存胞元且每一胞元包括至少一MTJ(MTJ＝Magnetic Tunnel Junction，磁信道接面)层序列以及一选择晶体管，每一胞元的MTJ层序列位于字符线与位线之间，其互相间隔一距离，该选择晶体管之闸极连接至第一选择线以便从内存胞元读取资料，而MTJ层序列连接至第二选择线。
于其简单的实施例中，MRAM排列-以下简短地称为MRAMs-包括排列于一内存数组中之内存胞元且每一胞元仅具有MTJ层序列。此种MTJ层序列表示于图五：一信道障碍层1位于一软磁层2与一硬磁层3之间并包括一氧化物层。该信道障碍层1，软磁层2及该硬磁层3因此形成一MTJ层序列4，其电阻系依据二磁层2与3之间的磁矩方向而定。这是因为如果二层2与3之间的磁化互相平行，则MTJ层序列4的电阻低，因此逆平行的磁化产生较高的MTJ层序列电阻。由此种MTJ层序列形成的内存胞元的胞元内容的决定系藉由传送一电流I流过该MTJ层序列4而被测量。电流I的大小随后可以被用以研判MTJ层序列4是否位于高电阻状态(磁化方向的逆平行)，或处于低电阻状态(磁化方向平行)。此等状态的每一者随后可被指派信息内容”0”或”1”。
这被表示于图六，其中由位线及字符线之对应电流所产生的磁场描绘于横坐标而正规化的电阻值被描绘于纵坐标。可以清楚地从其中看见，MTK层序列4的电阻在磁化方向平行的情况下比磁化逆平行的情况下大约低15％。磁化的平行方向此处被指派信息内容”0”，而磁化逆平行方向具有信息内容”1”。然而，其它的指派当然也是可能的。
包括MTJ层序列4的内存胞元藉由在控制形式中被设定的磁矩方向被写入。为此目的，记忆胞元被放置于二电导体之间，称为一位线BL及一字符线ML，如图七所示。藉由随后传送适当的电流经过这些线BL及WL，可以在MTJ层序列4产生一磁场，也就是说在包括后者的内存胞元内，该磁场使得磁矩方向的设定为可能，也就是说，尤其是在软磁层2中的磁矩方向。为确保设定MTJ层序列4之软磁层2中的磁矩的可能性，这通常是足够的，如果在线BL及WL的一者中，流经此线的电流方向可以被逆向。经由此电流方向的对应转换，因此可以在磁化的平行与逆平行方向之间切换，因此在内存胞元之低电阻与高电阻状态之间切换。
已经提及的最简单可想象的MRAM排列表示于图八：形成内存胞元之MTJ层序列4位于互相平行的字符线WL1，WL2，WL3与位线BL1，BL2，BL3之交叉点上。特定的内存胞元藉由，例如，传送对应电流经过位线BL2及字符线WL3而被写入。对应的磁场随后由于这些电流在位线BL2与字符线WL3之间的交叉点(也就是说在图八的远右方)产生效用，因此位于该处的MTJ层或由后者形成的内存胞元被对应地写入。
图八排列的优点在于其高密度结构：在完全理想的情况中，每一信息内容或位仅需4F2区域，其中F表示所使用技术的最小特征尺寸。然而，此种MRAM安排的主要缺点在于，于读取期间，因为电阻值中仅有的微小差异(如以上，大约15％)使相当程度的寄生电流流经相邻的胞元，因此此种MRAM安排只能从非常慢的整体被读取。
为避免图八MRAM安排之缓慢读取的缺失-且最后因为寄生电流而不可靠-图九所示的MRAM已被提出，其中每一个别的内存胞元包括一MTJ层序列4以及一选择晶体管5。由虚线6所包围的内存胞元藉由传送流经字符线WL2及位线BL2的电流而被写入。因此，此内存胞元的MTJ层序列4被对应地写入程序。为了读取，选择线SL11及SL13以此种方式被驱动：即与其连接的选择晶体管5被关闭(turnoff)。另一方面，被施加至选择线SL12的电压使连接至该线的选择晶体管5被开启(turn on)。一读取讯号随后被施加至选择线SL21至SL23中的选择线SL22。该读取讯号流经由虚线6包围之内存胞元之MTJ层序列，因为只有此内存胞元之选择晶体管是处于开启状态，而所有剩余的内存胞元是关闭的。指示MTJ层序列之状态的讯号，也就是说信息内容”0”或”1”，因此可于选择SL22之输出获得。
相邻内存胞元的寄生电流效应实际上可藉由图九的MRAM排列而被排除。因此，读取存取的时间极短。图九的MRAM的缺点在于失去高密度结构的利益，因为仅可能达成8F2的有效胞元区域。
为解决以上在一方面区域需求(“F2”)与另一方面在没有寄生效应之快速读取存取之间的冲突，已经发展出完全不同的内存胞元排列的想法，称为DRAM(DRAM＝dynamic RAM，动态RAM)排列，使用所谓的「共享接触(shared-contacts)」，其中一选择晶体管之一接触被复数个内存胞元使用，较佳的情况是被二个内存胞元使用。然而，此种解决方法不能用于MRAMs，因此此问题区域迄今未能获得解决。
因此，本发明之一目的在提供一种MRAM排列，其允许以最小的区域需求之快速读取存取。
于引言中所提及之MRAM排列的型态中，此目的依据本发明而被达成，藉由内存胞元中一MTJ层序列及选择晶体管之汲-源极路径在每一者中互相平行的事实，因此第二选择线由互相串联的选择晶体管的汲-源极路径所形成。
因此，在依据本发明之MRAM排列的情况中，个别内存胞元之选择晶体管及MTJ层序列互相平行。此内存胞元或「基本组件」随后被结合在一起以形成链(chain)，互相平行的链形成一个内存数组。在此种内存数组中之一链的选择可以被个别的选择晶体管影响。换句话说，每一个别的链在该链之一端被指派一个别的选择晶体管。
依据本发明之MRAM排列藉由以惯用的方式施加一对应的讯号号至想要的字符线及位线而被写入。在读出期间，一内存数组之一链首先由个别的选择晶体管被定义。此链的所有晶体管随后被激励，而其胞元内容将被读取之内存胞元之晶体管除外。此将被读取之内存胞元之晶体管因此维持在关闭。如果一电流随后经由将被读取之晶体管之该链被传送，该电流仅流过将被读取之内存胞元之MTJ层序列以及链之剩余内存胞元之所有选择晶体管。将被读取之内存胞元之胞元内容因此被决定。
依据本发明之MRAM排列藉由低区域需求而有区别：在链中，假设对应的配置，一内存胞元，包括一MTJ层序列以及一选择晶体管与其平行设置，具有4F2的有效胞元区域。一链的个别晶体管必须以此计算，其依序需要4F2的区域。对于具有N内存胞元的链而言，这产生每一内存胞元4F2(N+1)/N的有效胞元区域。
应注意的是在N＝1的情况中，有就是一链仅包括一内存胞元，产生8F2的有效胞元区域，其确实对应包括具有一MTJ层序列之一选择晶体管之一串联电路的解决方法。这表示本发明在以下情况特别有益，当在一MRAM排列中，出现N＞1的情况，当然这适用设置于内存数组中之所有内存胞元。
本发明，在完全新颖的方式中，脱离之前包括一MTJ层排列及一选择晶体管之串联电路的惯用原则，提供一种新颖的概念，其中MTJ层序列及每一内存胞元中之选择晶体管互相平行并被结合在一起以形成链。
本发明将参照以下图式被详细说明，其中：
第一图系依据本发明之MRAM排列之一链的电路图；
第二图系依据本发明之MRAM排列之一内存数组；
第三图系依据本发明之MRAM排列之实施例之剖面图；
第四图系图三实施例之MRAM排列之平面图；
第五图系MTJ层序列之立体图；
第六图系说明图五之MTJ层序列之内存状态之图式；
第七图系具有一字符线及一位线之一MTJ层序列之图式；
第八图系依据图五至七之具有MTJ层序列之一内存数组；
第九图系习知MRAM排列之一内存数组。
第五至九图已经在引言中解释。
在图式中，相同的参考标号在每一情况中为互相对应的结构部份而被使用。
图一表示本发明实施例之MRAM排列之链，具有互相平行之选择晶体管5以及MTJ层序列4。换句话说，位于选择晶体管5之汲-源极路径上方的是一MTJ层序列4，其于链中被互相串联，并适用于选择晶体管5之汲-源极路径中。
图二表示依据本发明之MRAM排列之一实施例。此处，复数个图一所示之具有MTJ层序列4及选择晶体管5之链互相平行排列，一个别的晶体管7也额外地被连接至每一链。图二也表示第一选择线SL1及列选择线RSL，其系由个别的选择晶体管7及选择晶体管5之汲-源极路径所形成。
如果一特定的内存胞元，例如图一示之链的内存胞元Z2将被读取，之后，首先该链的个别选择晶体管7被开启，而内存数组之其它所有个别的选择晶体管维持关闭或不导通。内存胞元Z2在此链中之选择晶体管5随后藉由施加一对应的讯号至指派给内存胞元Z2之选择线SL1而被关闭，而此链中所有其它选择晶体管5被改变为开启状态。如图一之具有箭号之实线所示之电流路径I1因此出现在链中。这表示内存胞元Z2的MTJ层序列的电阻状态可以迅速地被读出。
进入图一及二所示之MRAM排列之读取以惯用的方式产生效果。换句话说，MTJ层序列系位于位线BL与字符线WL之间，如同图二及三的实施例所示，图三表示剖面图而图四表平面图。这些图式中的说明文字适用此情况中的二图式。
如同从图三及四中所见，MTJ层序列4位于字符线WL与和字符线交叉之位线BL之间。藉由传送对应电流经过字符线WL及位线BL，位于此字符线及位线交叉点之MTJ层序列4可以如以上所解释地被写入程序。
读取过程藉由以上参照图一及二所述之方式而产生效果：具有将被读取之内存胞元之链的方离选择晶体管被开启，而所有其它个别晶体管7维持关闭。来自此链之将被读取之内存胞元之选择晶体管5随后藉由选择线SL1的对应驱动被关闭或变成不导通，而所有此链的剩余选择晶体管藉由经过选择线SL1之其闸极之对应驱动而被改变为开启状态。在具有关闭晶体管的内存胞元中，读取电流随后流经列选择线RSL，也就是说经过链之未被选择之记忆胞元之选择晶体管之汲-源极路径，以及经过具有关闭的选择晶体管5之被选择胞元之MTJ层序列4。在此方式中，被选择的内存胞元之胞元内容可以快速地被读取而没有寄生电流。
图三及四也表示具有2F之个别内存胞元之最小特征尺寸F。
本发明因此能够脱离之前选择晶体管及内存胞元之串联电路概念而提供选择晶体管及MTJ层序列之平行电路之简化结构的MRAM排列。此不同的结构能确保高封装密度，因此能以杰出的方式达成本发明上述的目的。
如从图三可见，在依据本发明之MRAM排列中，位线BL位于选择晶体管5之上，且尤其是位于距离其闸极一距离之上。
参考标号表
1               信道障碍层
2               软磁层
3               硬磁层
4               MTJ层序列
BL，BL1，BL2    位线
WL，WL2，WL2    字符线，WL3
5               选择晶体管
6               虚线
7               个别选择晶体管
Z2              内存胞元

Claims (6)

1.一种MRAM排列，包括复数设置于一内存数组中之内存胞元(Z2)，且每一胞元包括至少一MTJ层序列(4)以及一选择晶体管(5)，该MTJ层序列(4)位于字符线(WL)及位线(BL)上，其互相间隔一距离，该选择晶体管(5)之闸极连接至选择线(SL1)用以从该内存胞元读取，且该MTJ层序列(4)连接至第二选择线(RSL)，特征在于：
于该内存胞元(Z2)中一MTJ层序列(4)以及一选择晶体管(5)之汲-源路径互相平行，因此该第二选择线(RSL)藉由该选择晶体管(5)之汲-源路径互相串联而被形成。
2.如申请专利范围第1项之MRAM排列，特征在于
该内存数组中之一内存胞元之一链之该第二选择线(RSL)与该个别晶体管(7)串联。
3.如申请专利范围第1或2项之MRAM排列，特征在于
该选择晶体管(5)之闸极连接至该第一选择线(SL1)
4.如申请专利范围第1至3项任一项之MRAM排列，特征在于
一内存胞元之最小尺寸为4F2，其中F表示所使用技术之最小特征尺寸。
5.如申请专利范围第1至4项任一项之MRAM排列，特征在于
该第一选择线(SL1)位于该选择晶体管(5)之闸极上。
6.如申请专利范围第4或5项之MRAM排列，特征在于
该第一选择线(SL1)与该位线互相平行。
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