KR20030072605A - Ｍｒａｍ 장치 - Google Patents

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KR20030072605A KR10-2003-7009798A KR20037009798A KR20030072605A KR 20030072605 A KR20030072605 A KR 20030072605A KR 20037009798 A KR20037009798 A KR 20037009798A KR 20030072605 A KR20030072605 A KR 20030072605A
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로에르토마스
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Abstract

본 발명은 선택 트랜지스터(5)와 MTJ 층 시퀀스(4)가 셀 내에서 서로 평행하게 놓이는 MRAM 장치에 관한 것이다. 그래서 상당한 공간이 절약될 수 있다.

Description

ＭＲＡＭ 장치{MRAM ARRANGEMENT}
가장 간단한 실시예에서, MRAM 장치 ― 이하 간단히 MRAM으로도 명명― 는 메모리 행렬로 배치되며, 각각은 MTJ 층 시퀀스만 구비하는 메모리 셀을 포함한다. 이러한 MTJ 층 시퀀스는 도 5에 도시되어 있으며, 터널 장벽 층(1)이 소프트 자기 층(2)과 하드 자기 층(3) 사이에 놓이고, 산화물 장벽을 포함한다. 그래서, 터널 장벽 층(1), 소프트 자기 층(2) 및 하드 자기 층(3)은 MTJ 층 시퀀스(4)를 형성하는데, 그 전기 저항은 두 개의 자기 층(2,3)에서의 자기 모멘트의 방향에 의존한다. 이는, 두 개의 층(2,3) 내의 자화(magnetizations)가 서로 평행하게 향하면MTJ 층 시퀀스(4)의 저항이 낮은 반면에, 상기 자화의 반평행 배향은 MTJ 층 시퀀스의 더 높은 저항을 생성하기 때문이다. 이러한 MTJ 층 시퀀스로부터 형성되는 메모리 셀의 셀 내용의 판단은 MTJ 층 시퀀스(4)를 통해 전류 I를 전달함으로써 측정된다. 그 후, 이 전류 I의 크기는 MTJ 층 시퀀스(4)가 고저항 상태(자화의 반평행 배향)에 있는 지 또는 저저항 상태(자화의 평행 배향)에 있는 지의 여부를 추론하기 위해 사용될 수 있다. 그 후, 이들 상태 각각에는 정보 내용 "0" 또는 "1"이 할당될 수 있다.
이는 도 6에 도시되어 있는데, 비트 라인 및 워드 라인에서의 해당 전류에 의해 생성되는 자기장이 좌표(abscissa) 상에 플롯팅(plot)되며, 정규화된 저항 값은 세로축에 플롯팅되어 있다. MTJ 층 시퀀스(4)의 저항은, 반평행 배향인 경우에서보다 자화의 평행 배향인 경우에 약 15% 더 낮다는 것을 명백히 알 수 있다. 본 명세서에서 자화의 평행 배향에는 정보 내용 "0"이 할당되고, 자화의 반평행 배향에는 정보 내용 "1"이 할당된다. 물론, 다른 할당법도 가능하다.
MTJ 층 시퀀스(4)를 포함하는 메모리 셀은 제어된 방식으로 설정되는 자기 모멘트의 방향에 의해 기록된다. 이를 위해, 메모리 셀은 도 7에 도시되어 있듯이, 두 개의 전기 도전체, 즉, 비트 라인 BL과 워드 라인 WL 사이에서 위치가 정해진다. 그 후, 이 라인 BL 및 WL을 통해 적당한 전류를 전달함으로써, MTJ 층 시퀀스(4)의 위치에서 즉, 위드 라인 WL을 포함하는 메모리 셀 내에서 MTJ 층 시퀀스 위치에서 자기장을 생성할 수 있는데, 이 자기장은 자기 모멘트의 방향을 특히 소프트 자기층(2)으로 설정할 수 있도록 한다. MTJ 층 시퀀스(4) 중 소프트자기층(2)에서의 자기 모멘트를 설정할 수 있도록 보장하기 위해서는, 일반적으로 라인 BL 및 WL 중 하나에서 이 라인을 통한 전류 방향이 바뀔 수 있다면 충분하다. 이 전류 방향의 해당 전환을 통해, 평행 및 반평행 배향의 자화 간의 그리고 메모리 셀의 저저항 및 고저항 상태 간의 스위칭이 가능하다.
MRAM 장치의 이미 언급된 가장 간단히 가능한 구조는 도 8에 도시되어 있는데, 메모리 셀을 각각 형성하는 MTJ 층 시퀀스(4)는 각각 평행하게 뻗는 워드 라인 WL1, WL2, WL3과 비트 라인 BL1, BL2의 교차점에 놓인다. 특정 메모리 셀은 가령, 비트 라인 BL2와 워드 라인 WL3을 통해 해당 전류를 전달함으로써 작성된다. 그 후, 이 전류 때문에 해당 자기장은 비트 라인 BL2와 워드 라인 WL3 사이의 교차점에서(즉, 도 8에서 멀리 오른 쪽에서) 우세하며, 거기에 놓이는 MTJ 층 시퀀스 또는 워드 라인 WL3에 의해 형성되는 메모리 셀이 대응하여 기록되는 결과를 낳는다.
도 8에 도시되는 장치에 관해 이로운 것은, 완전히 이상적 방식으로, 정보 내용 혹은 비트 당 4F2― 여기서 F는 사용되는 기술의 최소 피쳐 크기를 나타냄―의 면적만 요구되는 그 고밀도 구성이다. 그러나, 이러한 MRAM 장치 구성의 주요 불리한 점으로서 간주될 수 있는 것은 저항 값의 단지 근소한 차이(약 15%: 위를 참조) 때문에 판독 동안에 상당한 기생 전류가 인접 셀을 통해 흐를 수 있고, 그 결과 이러한 MRAM 장치가 전체적으로 매우 느리게 판독될 수 있다는 것이다.
느린 ― 그리고 궁극적으로 기생 전류 때문에 신뢰할 수 없는 ― 도 8의 MRAM 장치 판독의 이 불리한 점을 방지하기 위해, 도 9에서 개략적으로 도시되어있는, 각각의 개별 메모리 셀이 MTJ 층 시퀀스(4) 및 선택 트랜지스터(5)를 포함하는 MRAM이 이미 제안되었다. 점선(6)에 의해 둘러싸여 있는 메모리 셀은 워드 라인 WL2 및 비트 라인 BL2을 통해 해당 전류를 전달함으로써 기록된다. 그 결과, 이 메모리 셀의 MTJ 층 시퀀스(4)는 이에 대응하여 프로그래밍된다. 판독을 위해, 선택 라인 SL11 및 SL13은, 그 라인에 접속되는 선택 트랜지스터(5)가 모두 턴 오프되는 방식으로 구동된다. 이와 반대로, 선택 라인 SL12에 인가되는 전압은 상기 라인에 접속되는 선택 트랜지스터(5)가 턴 온 되는 방식으로 구동된다. 그 후, 판독 신호는 선택 라인 SL21 내지 SL23 중 선택 라인 SL22에 인가된다. 이 메모리 셀의 선택 트랜지스터만 온 상태이고, 나머지 메모리 셀의 모든 다른 선택 트랜지스터는 턴 오프되기 때문에, 상기 판독 신호는 점선(6)에 의해 둘러싸여 있는 메모리 셀 중 MTJ 층 시퀀스를 통해 흐른다. 그래서, MTJ 층 시퀀스(4)의 상태를 나타내는 신호, 즉, 정보 내용 "0" 또는 "1"은 선택 라인 SL22의 출력에서 획득될 수 있다.
인접 메모리 셀의 기생 효과는 도 9의 MRAM 장치를 이용하면 실제 방지될 수 있다. 결과적으로, 판독 액세스를 위한 시간은 매우 짧다. 그러나 도 9의 MRAM에 관한 불리한 점은 8F2의 유효 셀 면적만 달성 가능하기 때문에 고밀도 구조의 유리한 점이 손실된다는 것이다.
한 쪽으로, 면적 요구사항(F2) 그리고 다른 한 쪽으로, 기생 효과 없는 빠른 판독 액세스간의 충돌을 해결하기 위해 전혀 다른 메모리 장치, 즉, DRAM(DynamicRAM) 장치에 있어서, 선택 트랜지스터의 하나의 콘택트가 복수의 메모리 셀, 바람직하게는 두 개의 메모리 셀에 의해 사용되는 소위 "공유 콘택트"를 사용하는 것이 이미 고려되어 면적("F2")이 감소된다. 그러나, 이 해결법은 MRAM을 위해 사용될 수 없어서 이상의 면적 문제는 본 명세서에서도 해결되지 않았다.
본 발명은 MRAM(Magnetoresistive RAM) 장치에 관한 것으로서, 메모리 행렬로 배치되는 다수의 메모리 셀을 포함하며, 메모리 셀의 각각은 적어도 하나의 MTJ(Magnetic Tunnel Junction) 층 시퀀스 및 선택 트랜지스터를 포함하고, MTJ 층 시퀀스는 각각이 워드 라인과 비트 라인 사이에 위치되고 서로 일정한 거리를 두고 뻗으며, 선택 트랜지스터는 메모리 셀로부터의 판독을 위해 그 게이트에서 제 1 선택 라인에 접속되고, MTJ 층 시퀀스는 제 2 선택 라인에 접속되어 있다.
본 발명은 이하에서 도면을 참조하여더 상세히 설명되어 있다.
도 1은 본 발명에 따른 MRAM 장치 체인의 개략적 회로도,
도 2는 본 발명에 따른 MRAM 장치의 메모리 행렬,
도 3은 본 발명에 따른 MRAM 장치의 실시예의 일면,
도 4는 도 3의 실시예의 MRAM 장치의 평면도,
도 5는 MTJ 층 시퀀스의 투시도,
도 6은 도 5에 따른 MTJ 층 시퀀스에서의 메모리 상태를 나타내기 위한 예,
도 7은 워드 라인 및 비트 라인으로의 MTJ 층 시퀀스의 예,
도 8은 도 5 내지 7에 따른 MTJ 층 시퀀스로의 메모리 행렬,
도 9는 통상의 MRAM 장치의 메모리 행렬.
발명의 개요
결과적으로, 본 발명의 목적은 최소 면적 요구사항으로 빠른 판독 액세스를 허용하는 MRAM 장치를 제공하는 것이다.
도입부에서 언급한 타입의 MRAM 장치에 있어서, 본 목적은, 메모리 셀 내에서 MTJ 층 시퀀스 및 선택 트랜지스터의 드레인 소스 경로가 각각 서로 평행하게 놓여 제 2 선택 라인이, 서로 직렬로 놓이는 선택 트랜지스터의 소스-드레인 경로에 의해 형성된다는 것에 의해 달성된다.
그래서, 본 발명에 따른 MRAM 장치의 경우에, 개별 메모리 셀의 선택 트랜지스터 및 MTJ 층 시퀀스는 서로 평행하게 놓인다. 그 후, 이 메모리 셀 혹은 "기초 소자"는 함께 결합되어, 서로 평행하게 뻗으며, 메모리 행렬을 형성하는 체인을 형성한다. 이러한 메모리 행렬 내에서의 체인은 별도의 선택 트랜지스터에 의해 선택될 수 있다. 즉, 각각의 개별 체인에는 체인의 한 쪽 끝에 있는 분리된 선택 트랜지스터가 할당된다.
본 발명에 따른 MRAM 장치는 통상적 방식으로, 각각 원하는 워드 및 비트 라인에 해당 신호를 인가함으로써 기록된다. 판독 동안에, 우선, 메모리 행렬의 체인이 별도의 선택 트랜지스터에 의해 정의된다. 그 후, 이 체인의 모든 트랜지스터는 그 내용이 판독될 메모리 셀의 트랜지스터와는 별개로 활성화된다. 그래서, 판독될 메모리 셀의 트랜지스터는 턴 오프로 남는다. 그 후, 판독될 이 트랜지스터의 체인을 통해 전류가 전달된다면, 전류는 판독될 메모리 셀의 MTJ 층 시퀀스 및 체인 중 나머지 메모리 셀의 모든 선택 트랜지스터를 통해서만 흐른다. 그래서, 판독될 메모리 셀의 셀 내용이 결정될 수 있다.
본 발명에 따른 MRAM 장치는 저면적 요구사항으로써 구별되는데, 주어진 해당 구조에 있어서, 체인 내에서, MTJ 층 시퀀스 및 그것에 평행하게 놓이는 선택 트랜지스터를 포함하는 메모리 셀은 4F2의 유효 셀 면적을 갖는다. 체인의 별도의 선택 트래지스터도 이 면적 계산에 고려되어야 하는데 4F2의 면적을 요구한다. 그 결과, N개 메모리 셀을 갖는 체인에 대해, 각각의 메모리 셀을 위해 4F2(N+1)/N의 유효 셀 면적을 가져온다.
N=1인, 즉, 단 하나의 메모리 셀을 포함하는 체인의 경우에, 8F2의 유효 셀 면적이 존재하며, 이는 MTJ 층 시퀀스를 갖는 선택 트랜지스터의 직렬 회로를 포함하는 공지된 해법에 정확히 대응한다는 것에 유념해야 한다. 이는, 본 발명이 MRAM 장치에서 조건 N>1이 존재하는 경우에 특히 유리하게 이용될 수 있으며, 물론, 메모리 행렬로 배치되는 모든 메모리 셀에 적용한다는 것을 의미한다.
본 발명은 완전히 새로운 방식으로, MTJ 층 장치 및 선택 트랜지스터를 포함하는 직렬 회로의 기존 통상 원리로부터 벗어나며 각각의 메모리 셀 내에 MTJ 층 시퀀스 및 선택 트랜지스터가 서로 평행하게 놓이고 함께 결합되어 체인을 형성하는 새로운 개념을 제안한다.
도 5 내지 도 9는 도입부에서 이미 설명되었다.
도면에서, 동일한 참조 심볼은 각각 상호 대응하는 구조부를 위해 사용되어 있다.
도 1은 각각 서로 평행하게 놓이는 선택 트랜지스터(5) 및 MTJ 층 시퀀스(4)를 이용한 본 발명의 실시예에 따른 MRAM 장치의 체인을 도시한다. 즉, 선택 트랜지스터(5)의 드레인 소스 경로 위에는 MTJ 층 시퀀스(4)가 놓이며, 이들은 체인 내에서 서로 직렬로 접속되며, 또한 선택 트랜지스터(5)의 드레인 소스 경로에 대해서도 서로 직렬로 접속된다.
도 2는 본 발명에 따른 MRAM 장치의 실시예를 도시한다. 본 명세서에서, 도 1에서 MTJ 층 시퀀스(4) 및 선택 트랜지스터(5)를 포함하는 것으로 복수 개의 체인은 서로 평행하게 놓이며, 별도의 선택 트랜지스터(7)도 각각의 체인에 추가적으로 접속된다. 도 2는 제 1 선택 라인 SL1 및 행 선택 라인 RSL도 더 도시하는데, 각각은 별도의 선택 트랜지스터(7) 및 선택 트랜지스터(5)의 드레인-소스 경로에 의해 형성된다.
특정 메모리 셀, 가령, 도 1에 도시되는 체인의 메모리 셀 Z2이 판독될 것이라면, 먼저, 상기 체인 중 별도의 선택 트랜지스터(7)가 턴 온되고, 메모리 행렬 중 나머지 모든 분리된 선택 트랜지스터는 턴 오프 혹은 비도통(nonconducting)으로 남는다. 그 후, 해당 신호를 메모리 셀 Z2에 할당된 선택 라인 SL1에 인가함으로써 이 체인 내에서 메모리 셀 Z2의 선택 트랜지스터(5)가 턴 오프되며, 체인 중 나머지 모든 선택 트랜지스터(5)는 온 상태로 변경된다. 그래서, 도 1에서 체인 내에 실선 화살표에 의해 개략적으로 도시되어 있는 전류 경로 I1가 존재한다. 이는 메모리 셀 Z2의 MTJ 층 시퀀스의 저항 상태가 쉽게 판독될 수 있다는 것을 의미한다.
도 1 및 2에서 도시되는 MRAM 장치로의 판독은 통상의 방식으로 처리된다. 즉, 도 2 및 3에서 구체적 실시예로 도시되는 바와 같이, MTJ 층 시퀀스(4)는 각각이 비트 라인 BL과 워드 라인 WL 사이에 놓이는데, 도 3은 단면도를 도시하고 도 4는 평면도를 도시한다. 이 도면들 옆에 도시되는 범례는 이 경우 양 도면에 적용한다.
도 3 및 4로부터 알 수 있듯이, MTJ 층 시퀀스(4)는 워드 라인 WL과 워드 라인 WL을 수직으로 가로지르는 비트 라인 BL 사이에 놓인다. 워드 라인 WL및 비트 라인 BL을 통해 해당 전류를 전달함으로써, 이러한 워드 라인 및 비트 라인의 교차 점에 위치하는 MTJ 층 시퀀스(4)가 전술했듯이 프로그래밍될 수 있다.
판독은 이상에서 도 1 및 2를 참조하여 설명한 방식으로 이루어지는데, 판독될 메모리 셀이 있는 체인에서 별도의 선택 트랜지스터(7)가 턴 온 되고, 모든 다른 별도의 선택 트랜지스터(7)는 턴 오프로 남는다. 그 후, 이 체인 내에서 판독될 메모리 셀의 선택 트랜지스터(5)는 선택 라인 SL1의 대응하는 구동에 의해 턴 오프되거나 비도통으로 되고, 이 체인 중 나머지 모든 선택 트랜지스터는 선택 라인 SL1을 통한 그 게이트의 대응하는 구동에 의해 온 상태로 변경된다. 턴 오프된 트랜지스터를 갖는 메모리 셀, 즉, 판독될 메모리 셀 내에서, 판독 전류는 행 선택 라인 RSL을 통해, 즉 체인 중 비선택된 메모리 셀의 선택 트랜지스터의 드레인-소스 경로를 통해 그리고 턴 오프된 선택 트랜지스터(5)를 갖는 선택된 메모리 셀의MTJ 층 시퀀스(4)를 통해 흐른다. 이 방법으로, 선택된 메모리 셀의 셀 내용이 쉽게 그리고 기생 전류 없이 판독될 수 있다.
도 3 및 4도 개별 메모리 셀의 최소 피쳐 크기 F가 2F인 것을 도시한다. 그래서, 선택 트랜지스터의 직렬 회로 및 메모리 셀의 이전 개념으로부터 완전히 벗어나고, 대신에, 선택 트랜지스터 및 MTJ 층 시퀀스의 병렬 회로를 제공하는 간단히 구성된 MRAM 장치를 제공한다. 이 다른 구조는 고밀도 패킹을 보장해서 본 전술한 발명의 특정 목적이 우수한 방식으로 달성된다.
도 3으로부터 알 수 있듯이, 본 발명에 따른 MRAM 장치에서, 비트 라인 BL은 선택 트랜지스터(5) 위로 뻗으며, 보다 세부적으로는 선택 트랜지스터(5)의 게이트 전극 위로 일정 거리를 두고 뻗는다.
참조 부호 목록
1터널 장벽 층2소프트 자기층
3하드 자기층4MTJ 층 시퀀스
BL, BL1, BL2비트 라인
WL, WL1, WL2워드 라인
5선택 트랜지스터6점선
7별도의 선택 트랜지스터
Z2메모리 셀

Claims (6)

  1. MRAM 장치에 있어서,
    메모리 행렬로 배치되고, 셀의 각각이 적어도 하나의 MTJ 층 시퀀스(4) 및 선택 트랜지스터(5)를 포함하는 다수의 메모리 셀을 포함하며,
    상기 MTJ 층 시퀀스(4)는 서로 일정한 간격을 둔 채로 연장되는 워드 라인(WL)과 비트 라인(BL) 사이에 놓이고,
    상기 선택 트랜지스터(5)는 메모리 셀을 판독하는 그 게이트에서 선택 라인(SL1)에 접속되며,
    상기 MTJ 연속층(4)은 제 2 선택 라인(RSL)에 접속되며,
    상기 메모리 셀(Z2)에서는 각각의 MTJ 층 시퀀스(4) 및 선택 트랜지스터(5)의 드레인 소스 경로가 서로 평행하게 놓여 상기 선택 트랜지스터(5)의 서로 평행하게 놓인 소스/드레인 경로에 의해 제 2 선택 라인(RSL)이 형성되는 것
    을 특징으로 하는 MRAM 장치.
  2. 제 1 항에 있어서,
    상기 메모리 행렬에서의 메모리 셀의 체인 중 상기 제 2 선택 라인(RSL)은 별도의 선택 트랜지스터(7)와 직렬로 놓이는 것을 특징으로 하는 MRAM 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 선택 트랜지스터(5)는 그 게이트에서 상기 제 1 선택 라인(SL1)에 접속되는 것을 특징으로 하는 MRAM 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    메모리 셀의 최소 치수는 4F2로써 주어지며, 여기서 F는 사용되는 상기 기술의 최소 피쳐 사이즈를 나타내는 것을 특징으로 하는 MRAM 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 선택 라인(SL1)은 상기 선택 트랜지스터(5)의 게이트를 통해 연장되는 것을 특징으로 하는 MRAM 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 선택 라인(SL1) 및 상기 비트 라인은 서로 평행하게 연장되는 것을 특징으로 하는 MRAM 장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
DE10149737A1 (de) * 2001-10-09 2003-04-24 Infineon Technologies Ag Halbleiterspeicher mit sich kreuzenden Wort- und Bitleitungen, an denen magnetoresistive Speicherzellen angeordnet sind
KR20030089078A (ko) * 2002-05-16 2003-11-21 주식회사 하이닉스반도체 자기터널접합소자를 갖는 자기메모리셀
US6791867B2 (en) * 2002-11-18 2004-09-14 Hewlett-Packard Development Company, L.P. Selection of memory cells in data storage devices
JP4415745B2 (ja) * 2004-04-22 2010-02-17 ソニー株式会社 固体メモリ装置
DE102004026003B3 (de) * 2004-05-27 2006-01-19 Infineon Technologies Ag Resistive Speicherzellen-Anordnung
US7423281B2 (en) * 2005-09-26 2008-09-09 Infineon Technologies Ag Microelectronic device with a plurality of storage elements in serial connection and method of producing the same
EP1768187B1 (en) * 2005-09-26 2008-03-26 Qimonda AG Microelectronic device with storage elements and method of producing the same
US7362644B2 (en) * 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
JP2008159612A (ja) 2006-12-20 2008-07-10 Toshiba Corp 半導体記憶装置
US8211557B2 (en) * 2007-01-31 2012-07-03 Carnegie Mellon University Binary anisotropy media
JP2008251059A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US7826258B2 (en) * 2008-03-24 2010-11-02 Carnegie Mellon University Crossbar diode-switched magnetoresistive random access memory system
JP2012234884A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2013026337A (ja) 2011-07-19 2013-02-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
US8995180B2 (en) * 2012-11-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory (MRAM) differential bit cell and method of use
US9653137B2 (en) * 2015-04-10 2017-05-16 Globalfoundries Singapore Pte. Ltd. STT-MRAM bitcell for embedded flash applications
US9647037B2 (en) 2015-08-25 2017-05-09 Qualcomm Incorporated Resistive random access memory device with resistance-based storage element and method of fabricating same
US10630296B2 (en) * 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
EP4207200A4 (en) * 2020-08-31 2023-12-13 Huawei Technologies Co., Ltd. STORAGE

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
US6153443A (en) * 1998-12-21 2000-11-28 Motorola, Inc. Method of fabricating a magnetic random access memory
US6165803A (en) * 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6272041B1 (en) * 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
US6512690B1 (en) * 2001-08-15 2003-01-28 Read-Rite Corporation High sensitivity common source amplifier MRAM cell, memory array and read/write scheme

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