CN1504066A - 形成印刷电路板的方法和由此形成的印刷电路板 - Google Patents

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Abstract

形成PCB(100)的上、内和下区(182、180和184)，每个区分别具有一个带有图形化金属层(105和110、115和120、125和130)的基片(140、150和160)。一些图形化金属层(110、115、120和125)具有较厚部分(171、173)、部分(186)的一部分(188)和较薄部分(172、174、187、190、191、192和193)。预浸渍坯料(145和155)中产生的较薄部分(175和194)与对应的较厚金属化部分一起提供了去耦电容器，而得到的较厚部分(196和198)，例如，提供了用于改进信号迹线(191和192)的迹线阻抗的较低的电容量。

Description

形成印刷电路板的方法和由此形成的印刷电路板
技术领域
本发明涉及减小电磁干扰的印刷电路板，更具体地讲，涉及一种其中结合了分布电容的印刷电路板。
背景技术
印刷电路板(PCB)一般用来提供其上安装和相互连接诸如集成电路、电阻器和电容器之类的离散电子元件的机械结构。PCB中的相互连接是通过PCB上和PCB中金属图形迹线层提供，这种金属一般是铜。为了满足更密集的要求，使用了具有多层图形金属迹线的多层PCB。这种PCB包括交替排列的绝缘层和图形金属迹线层，图形金属层之间通过穿过绝缘层的垂直通孔或电镀通孔相互连接。较典型的是，在一个四层PCB中，即，在一个具有四个图形金属迹线层的PCB中，一般是最里面的两层分别为该PCB上所有电路提供共用电源平面和共用接地平面。
多层PCB上的电路操作，特别是在大约50兆赫或50兆赫以上的高频信号的情况下，引起电源和接地平面之间的电压起伏。这种通常被称为电磁干扰(EMI)或噪声的起伏是不合要求的。一个多层PCB中的共用接地和共用电源平面具有帮助减小EMI的电容值，但是，在大多数应用中，需要更大的电容量来进一步减小EMI，以满足国家规章制定实体制订的EMI标准。
一种控制EMI的方法是要通过在PCB上的不同位置，特别是在电源和接地平面耦合到PCB上安装了集成电路的电源输入端的位置上，插入离散电容器，去耦电源和接地平面。这种方法的缺点在于，离散电容器消耗了PCB上的宝贵面积，此外，在高频情况下，离散电容器提供有效去耦的效率降低。
在转让给Zycon Corporation的美国专利5,079,069中披露了另一种比较新的控制EMI的方法，这种方法提供了一种在电源和接地平面之间包括一个具有高电容值的电容器叠层制品的电容性PCB。电容器叠层制品延伸到整个PCB，包括具有信号迹线的位置。电容器叠层制品的高电容量提供了有效的EMI去耦，但是这种方法的缺点在于，电容器叠层制品的高电容值降低了信号迹线的迹线阻抗。
这是由于电容器叠层制品的电容量与叠层制品的厚度成反比，而信号迹线阻抗与叠层制品的厚度成正比。因此，高电容量的电容器叠层制品具有相对较小的厚度来提供改进的去耦，但是，此时较小的电容器叠层制品厚度使信号迹线的阻抗降低到希望的阻抗值以下。
信号迹线阻抗与迹线的宽度成反比，因此，在使用电容器叠层制品时，将信号迹线阻抗提高到希望值的常用方法是减小信号迹线的宽度。因此，当使用电容器叠层制品改进PCB去耦时，需要减小信号迹线宽度以保证信号迹线具有希望的迹线阻抗值。结果，当在PCB中使用电容器叠层制品时，产生的困难是需要制造较窄的迹线。
发明内容
本发明的目的是要提供一种克服或至少减小上述现有工艺问题而形成印刷电路板的方法和由此形成的印刷电路板。
因此，在一个方面，本发明提供了一种多层基片，基片包括：
具有实际上均匀介电常数的介电层，所述介电层具有一个第一表面和一个第二表面，并且介电层在第一和第二表面之间具有较厚部分和较薄部分；
在介电层第一表面上的第一导电层；和
在介电层的第二表面上的、包括多个导电片的第二层，
其中多个导电片中的第一导电片、介电层的较厚部分中的一个部分、和第一导电层形成第一电容器，和
其中多个导电片中的第二导电片、介电层的较薄部分中的一个部分、和第一导电层形成第二电容器。
在另一方面，本发明提供了一种印刷电路板，包括：
至少一个具有至少有第一厚度的第一部分和至少有第二厚度的第二部分的介电层，其中第二厚度与第一厚度不同；
至少一个其间带有至少第一部分、形成具有第一值的第一电容器的第一对金属化层；
至少一个其间带有至少第二部分、形成具有与第一值不同的第二值的第二电容器的第二对金属化层。
在又一方面，本发明提供了一种基片，基片包括：
具有第一表面和第二表面的介电材料层，其中第二表面与第一表面相对；和
多个导电部分，包括：
多个导电部分中的至少一个第一对导电部分，
其中多个导电部分中第一对导电部分中的一个导电部分布置在邻近第一表面的介电材料层中，其中多个导电部分中第一导电部分对中的一个导电部分的至少一部分从第一表面向第二表面延伸，和
其中多个导电部分中的第一对导电部分中的另一个导电部分邻近第二表面布置，并且与所述多个导电部分中的第一导电部分对中的一个导电部分的至少一部分间隔第一距离；和
多个导电部分中的至少一个第二对导电部分，
其中多个导电部分中的第二对导电部分中的一个导电部分布置在邻近第一表面的介电材料层中，其中多个导电部分中的第二对导电部分中的一个导电部分的至少一部分从第一表面向第二表面延伸，和
其中多个导电部分中的第二对导电部分中的另一个导电部分邻近第二表面布置，并且与多个导电部分中的第二对导电部分中的一个导电部分的至少一部分间隔第二距离，其中第一距离大于第二距离。
在又一个方面，本发明提供了一种形成多层基片的方法，包括：
a)形成多个区，所述多个区中的每个区包括至少一个基片层和至少一个金属化图形层，其中所述图形金属化层具有较厚部分和较薄部分；
b)与介电材料插入层交叉地堆叠所述多个区；
c)将所述多个区和所述介电材料插入层的堆栈形成多层基片。
附图说明
以下参考附图，以示例的方式，详细说明本发明的一个实施例，附图中：
图1示出了根据本发明的一个印刷电路板的横截面图；
图2示出了详述制造图1中PCB的过程的流程图；
图3示出了根据图2中的过程，图1中PCB的各个区的布置的横截面视图；
图4示出了详述制造图1中PCB各个区的总体过程的流程图；
图5示出了详述制造图1中PCB的各个区的一个特殊过程的流程图；
图6A-C示出了根据图5的过程，图1中PCB的一个内区的形成的横截面视图；
图7A-C示出了根据图5的过程，图1中PCB的一个上区的形成的横截面图；
图8A-B示出了根据图5的过程，图1中的PCB的一个下区的形成的横截面图；
图9示出了详述制造图1中的PCB的各个区的过程的流程图；
图10A-C示出了根据图9的过程，图1的PCB的内区的形成的横截面图；
图11A-C示出了根据图9的过程，图1的PCB的内区的形成的横截面图；
图12示出了详述制造图1中PCB的另一种过程的流程图；和
图13示出了根据图12的方法，图1中的PCB的形成的横截面图。
具体实施方式
如下所述，本发明在PCB中提供了一个具有变化厚度的介电层。介电层的较薄部分形成了具有较高电容量的去耦电容器，而较厚部分形成了保证希望范围内的迹线阻抗的具有较低电容量的电容器。这隔离了PCB中介电层上去耦与迹线阻抗之间的冲突的要求，使一个对另一个的依赖更小。通过使金属化部分之间的介电层部分较薄，而使电源和接地平面上的金属化部分较厚，以产生用于去耦的较高的电容量。将PCB的接地平面上与信号迹线对准的金属化部分制造得比较薄，导致迹线与接地平面之间具有较厚介电层部分，以产生较低的电容量，这有利于允许将迹线制造得比较宽，而对迹线阻抗不造成不利影响。
在图1中，一个六层印刷电路板(PCB)100具有六个金属化层105、110、115、120、125和130以及五个非导电材料或绝缘材料插入层140、145、150、155和160。金属化层105、110、115、120、125和130一般是用铜制造的。
图形化铜层105提供了安装在PCB 100的上表面上的元件之间的铜互联线或迹线，并且一般称之为信号层。铜层105之下是层140，层140是由制造PCB中常用的电绝缘材料制造。这些材料包括环氧玻璃FR4、陶瓷和聚酰亚胺。层140使铜层105与下一个铜层110绝缘。层110是一个提供了具有能连接电源的共用电源平面的图形化铜层。此外，层110可以提供信号迹线形式的互联线。例如，层110包括提供电源的较厚部分171和作为信号迹线的较薄部分172。
层145由来自Nelco、Dupont、Taiyo & Gore、具有2.5～10.0的介电常数的预浸渍坯料制造，例如，FR4、陶瓷、液体环氧树脂和聚酰亚胺。
下一个图形化铜层115具有较厚部分173和较薄部分174，并且由于它形成PCB 100中的共用电接地，所以通常称之为接地平面。例如，层115可以包括提供信号迹线的较薄部分174。图形化铜层的部分171、相关部分173和部分171与173之间的预浸渍坯料层145的部分175方便地形成了电源平面110与接地平面115之间的分布式去耦电容。
层150是由电绝缘材料制造的基片，并且可以由与层140相同的材料制造。层150与其上下的图形化铜层115和120一同形成了PCB 100的内区180。同样地，绝缘层140、图形化铜层105和图形化铜层110形成了上区182，并且绝缘层160、图形化铜层130和图形化铜层125形成了PCB 100的下区184。
应当知道上、下区182和184在构造和功能上相同。在下区184中，层130是外平面，层125是电源平面，层120是接地平面。
参考内区180，图形化铜层120的一个部分186是一个具有较厚部分188和较薄部分189的接地平面部分。较厚部分188与图形化铜层125的一个相关部分190以及预浸渍坯料层155的一个部分194一起形成去耦电容。较薄部分189与图形化铜层125的相关部分191和192以及预浸渍坯料层155的部分196和198一起形成较低的电容量，这导致迹线191和192的迹线阻抗在希望的阻抗范围内。
因此，较厚部分188与部分190之间的预浸渍坯料层155的部分194的相对较小的厚度保证较厚部分188与部分190之间的合成高电容，提供接地平面120与电源平面125之间的去耦。此外，较薄部分189与迹线191和192之间的预浸渍坯料层155的部分196和198的相对较大的厚度产生了相对较低的电容，允许用相对较大的迹线宽度制造迹线191和192，但是，迹线阻抗仍然在希望的迹线阻抗范围内。
再参考图2，用于制造PCB 100的过程200在步骤205开始，同时执行三个步骤210、215和220，但是，这三个步骤也可以顺序地执行。步骤210、215和220分别形成PCB 100的上区182、内区180和下区184。形成区182、180和184的步骤210、215和220包括在基片层140、150和160上分别形成图形化铜层105、110、115、120、125和130的过程。
在内区180，将铜层115和120形成在基片层150上，并且在上和下区182和184、铜层105和110以及125和130形成在基片层140和160上。此外，形成图形化铜层105、110、115、120、125和130包括形成具有较薄部分172、174、187、190、192、193和部分189以及较厚部分171、173和部分188的图形化铜层110、115、120和125。以后将对形成各个区的过程进行更详细的说明。
接下来，参考图3，在步骤225，将三个区182、180和184与两个间隔预浸渍坯料层305和310排列在一个堆栈300中，并且必须使三个区182、180和184上的图形化铜层之间对准。然后，在步骤230，在压力下压缩区182、180和184以及预浸渍坯料层305和310的堆栈300，并且加热整个组件，以产生PCB 100，在步骤240过程200结束。
现在进一步参考图4，用于形成任何一个区182、180和184的总过程400在步骤405开始，在步骤410提供一个基片。基片可以是裸基片或包括夹在两个铜层之间的一个绝缘芯的叠层制品。
然后，在步骤415，根据第一预定图形在基片上形成一个第一金属化层。当基片是一个裸基片时，那么可以利用后面跟随着电沉积的光刻成像过程形成第一铜层。或者，当基片是一个叠层制品时，使用后面跟随着蚀刻过程的光刻过程形成第一金属化层。熟悉本领域的人员都知道光刻法、电沉积和蚀刻过程，因此，在这里不再详细说明。
接下来，在步骤420，根据第二预定图形在基片和第一金属化层上形成第二金属化层。无论第一金属化层是通过沉积还是通过蚀刻过程形成的，第二金属化层都要通过光刻和电沉积过程形成。然后，在步骤425过程400结束。
通过过程400，根据第一和第二预定图形，形成具有预定厚度的第一金属化层，并且在第一金属化层部分上形成第二金属化层。以这种方式产生的金属化层的选定部分具有比其它未选定部分更大的厚度。
适当地考虑材料供应商能够提供的材料以及PCB制造设备常用的过程的实际限制，下面说明一种制造区182、180和184的替代过程。
现在参考图5、6A～C、7A～C和8A～B，用于制造内、上和下区182、180和184的过程500通过提供叠层制品600、700和800在步骤505开始，叠层制品600、700和800分别具有中间绝缘层150、140和160，中间绝缘层150、140和160分别夹在具有两个未图形化的铜层605和610、105和705以及805和130间。然后，在步骤515，根据第一预定图形，通过光刻成像和蚀刻在基片上形成一个或两个铜层。当然，第一预定铜图形具有等于原始铜层厚度的第一均匀厚度。光刻和蚀刻只是除去不需要的铜层部分。
在叠层制品600上，蚀刻铜层605留下部分614、174和612，并且蚀刻铜层610留下部分187和带有部分189的部分186，从而产生蚀刻叠层制品601。在叠层制品700上，蚀刻铜层705形成部分710和172，从而产生了蚀刻叠层制品701。在叠层制品800上，蚀刻铜层805形成部分190、191、192和193，从而产生下区184。
随后，在根据第二预定图形通过第二光刻过程成像之后，步骤520电沉积过程在第一金属化层的一些部分上产生较厚的部分。蚀刻叠层制品601具有沉积在其上的铜层616、618和620，形成内区182。同样，蚀刻叠层制品701具有沉积在其上的铜层715和717形成上区182。如前面指出的，在蚀刻之后，由于叠层制品800不需要在其上形成较厚部分，因而叠层制品800成为下区184。
简单地回顾图4，如果在过程400中，步骤410中提供的基片具有一个足以形成较厚导电部分的厚度的金属化层，那么可以使用一种制造内、上和下区180、182和184的替代过程900，现在说明这个替代过程。
现在参考图9和10A～C说明制造内区180的过程900，并且，根据以下说明，熟悉本领域的人员可以知道，不用大的改变就可以将这个过程用于制造上和下区182和184。
过程900在步骤905开始，在步骤910提供一个叠层制品1000，叠层制品1000具有一个中间基片层1005，以及上、下铜层1010和1020。利用光刻和蚀刻过程，根据第一预定图形蚀刻铜层1010和1020，以在基片1005上留下全都具有第一厚度的部分1021、1023、1025、1027和1029，从而产生了蚀刻基片1001。
接下来，在步骤920，对蚀刻基片1001第二次使用光刻和蚀刻过程，以蚀刻1023、1027和1029的一部分，这产生了具有比第一厚度小的第二厚度的部分130、132、133和134的基片1002。在步骤920进行第二蚀刻之后，在步骤925过程900结束。应当注意，得到的蚀刻基片1002等同于内区180。
作为替代，参考图9和11A～C，可以利用不同与第一和第二蚀刻图形组的两步蚀刻过程900用于产生内区180，并且，熟悉本领域的人员应当知道，也可以不用大的改变地用于形成上和下区182和184。
如上所述，过程900通过提供具有一个中间基片层1005以及上和下铜层1010和1020的叠层制品1000开始。然后，在步骤910，利用光刻和蚀刻过程，根据一个替代的第一预定图形蚀刻铜层1010和1020，留下未受蚀刻影响并且具有铜层1010和1015的原始第一厚度的部分1121、1122和1123。蚀刻过程910腐蚀铜层1010和1015的一些部分，留下具有小于第一厚度的第二厚度的部分1105、1110、1115、1120和1125。这产生了一个蚀刻叠层制品1101，接下来根据一个替代的第二预定图形，在步骤920第二次蚀刻这个蚀刻叠层制品1101。第二蚀刻产生了具有较厚的铜部分和较薄的铜部分，较厚的铜部分也就是第一厚度的铜部分1121、1122和1123，较薄的铜部分也就是第二厚度的铜部分1131、1132、1133和部分1125的蚀刻叠层制品1102。结果，这个蚀刻叠层制品1102等同于内区180。
现在参考图12和13A～E，一个形成PCB 100的替代过程在步骤1205开始，在步骤1210形成内、上和下区180、182和184。可以将上述过程500或900中的任何一个用于形成内、上和下区180、182和184。接下来，在步骤1215，形成分别具有特定轮廓表面1311和1312以及1321和1322的绝缘层1310和1320。绝缘层1310和1320可以由可通过模制过程制造的预型浸渍坯料制造。熟悉本领域的人员应当知道，这种模制过程包括注射和/或传递模塑过程。
作为替代，绝缘层1310和1320可以由任何适当的介电材料构成，并且在步骤1225，使用适当的粘结或结合剂，在加热和加压的条件下，将绝缘层1310和1320与各区180、182和184结合到一起。
可以利用相同的过程形成绝缘层1310和1320。用绝缘层1310作为例子，特定轮廓表面1311被形成为具有较深轮廓部分1313和较浅轮廓部分1314，并且特定轮廓表面1312被形成为具有较深轮廓部分1315和较浅轮廓部分1316。特定轮廓部分1313和1314补偿图形金属化层110上的部分171和172，从而使特定轮廓部分1313和1314能够与图形金属化层110上的部分171和172配合。
同样，轮廓1315和1316补偿图形金属化层115上的部分173和174，并且为绝缘层1320和图形金属化层120和125提供相同的配合。
当绝缘层1310和1320在组装前预形成时，预先确定绝缘层1310和1320的不同部分的厚度。由于绝缘层的厚度确定电容量，因此，绝缘层的不同部分的预定厚度有利地确定了完成后的PCB的希望部分的电容量。
如上所述，本发明提供了一种具有需要的迹线阻抗的更容易制造的较宽的迹线的电容性印刷电路板。
这种电容性印刷电路板在PCB中通过介电层完成，该PCB具有形成电源和接地平面之间的去耦电容器的较厚部分和形成在该PCB提供希望的信号迹线的迹线阻抗的较低电容量的电容器的较薄部分。
因此，本发明提供了一种克服或至少减小了上述现有技术的问题的形成印刷电路板的方法以及由此形成的印刷电路板。
应当知道，尽管只是详细说明了本发明的一个特定实施例，但是，熟悉本领域的人员可以作出各种不同的修改和改进，而不脱离本发明的范围。

Claims (30)

1、一种多层基片包括：
具有实际相同介电常数的介电层，所述介电层具有一个第一表面和一个第二表面，并且介电层在第一和第二表面之间具有较厚部分和较薄部分；
在介电层第一表面上的第一导电层；和
在介电层第二表面上的包括多个导电片的第二层，
其中，所述多个导电片中的第一导电片、介电层的较厚部分中的一部分和第一导电层形成第一电容器，和
其中，所述多个导电片中的第二导电片、介电层的较薄部分中的一部分和第一导电层形成第二电容器。
2、根据权利要求1所述的多层基片，其中第一导电层包括多个导电片，
其中所述第二层的多个导电片中的第一导电片、介电层的较厚部分中的一部分和第一导电层的多个导电片中的第一导电片形成第一电容器，和
其中第二层的多个导电片中的第二导电片、介电层的较薄部分中的一部分和第一导电层的多个导电片中的第二导电片形成第二电容器。
3、根据权利要求2所述的多层基片，其中第二层的多个导电片中的第一导电片、介电层的较厚部分中的一个部分和第一导电层的多个导电片中的第一导电片实际上沿第一导电层和第二层之间延伸的第一共同轴对准。
4、根据权利要求2所述的多层基片，其中第二层的多个导电片中的第二导电片、介电层的较薄部分中的一个部分和第一导电层的多个导电片中的第二导电片实际上沿第一导电层和第二层之间延伸的第二共同轴对准。
5、根据权利要求2所述的多层基片，其中第一导电层的多个导电片中的第一和第二导电片具有从第一共同平面伸出的实际不相等的厚度。
6、根据权利要求2所述的多层基片，其中第一导电层的多个导电片中的第一和第二导电片具有从第一共同平面伸出的实际相等的厚度。
7、根据权利要求2所述的多层基片，其中第二层的多个导电片中的第一和第二导电片具有从共同平面伸出的实际相等的厚度。
8、根据权利要求2所述的多层基片，其中第二层的多个导电片中的第一和第二导电片具有从共同平面伸出的实际不相等的厚度。
9、一种印刷电路板包括：
至少一个具有至少有第一厚度的第一部分和至少有第二厚度的第二部分的介电层，其中第二厚度与第一厚度不同；
至少一个第一对金属化层，第一对金属化层之间具有至少第一部分，形成带有第一值的第一电容器；
至少一个第二对金属化层，第二对金属化层之间具有至少第二部分，形成带有与第一值不同的第二值的第二电容器。
10、根据权利要求9所述的多层基片，其中至少一个介电层包括具有特定轮廓的介电层，所述特定轮廓的介电层具有包括第一厚度和第二厚度的厚度范围，提供电容器值的范围。
11、根据权利要求9所述的多层基片，其中第一对和第二对金属化层中每对金属化层中至少一个金属化层实际上与水平平面对准。
12、一种基片包括：
具有第一表面和第二表面的介电材料层，其中第二表面与第一表面相对；和
多个导电部分包括：
多个导电部分中的至少一个第一对导电部分，
其中多个导电部分中第一对导电部分中的一个导电部分布置在邻接第一表面的介电材料层中，其中多个导电部分中第一对导电部分中的一个导电部分的至少一部分从第一表面向第二表面延伸，和
其中多个导电部分中第一对导电部分中的另一个邻接第二表面布置，并且与多个导电部分中第一对导电部分中的一个导电部分的至少一部分间隔第一距离；和
多个导电部分中的至少一个第二对导电部分，
其中多个导电部分中第二对导电部分中的一个导电部分布置在邻接第一表面介电材料层中，其中多个导电部分中的第二对导电部分中的一个导电部分的至少一部分从第一表面向第二表面延伸，和
其中第二对导电部分中的另一个导电部分邻接第二表面布置，并且与第二对导电部分中的一个导电部分的至少一部分间隔第二距离，其中第一距离大于第二距离。
13、一种形成多层基片的方法，包括：
a)形成多个区，所述多个区中的每个区包括至少一个基片层和至少一个图形金属化层，其中图形金属化层具有较厚部分和较薄部分；
b)将所述多个区与介电材料插入层堆叠在一起；c)将所述多个区和介电材料插入层的堆栈形成多层基片。
14、根据权利要求13所述的方法，其中步骤(a)包括：
d)提供基片；
e)在基片的至少一个表面上形成第一图形金属化层；
f)在第一图形金属化层上形成第二图形金属化层。
15、根据权利要求14所述的方法，其中步骤(e)包括：
在基片的至少一个表面上形成第一掩模；
在形成掩模的至少一个表面上沉积金属；和
剥离第一掩模。
16、根据权利要求14所述的方法，其中步骤(f)包括：
在基片的至少一个表面上的第一图形金属化层上形成第二掩模；
在基片的至少一个表面上的形成掩模的第一图形金属化层上沉积金属；和
剥离第二掩模。
17、根据权利要求13所述的方法，其中步骤(a)包括步骤：
g)提供具有基片层和金属化层的叠层制品；
h)根据第一预定图形蚀刻金属化层，产生蚀刻叠层制品；和
i)根据第二预定金属化图形蚀刻所述蚀刻叠层制品。
18、根据权利要求17所述是的方法，其中步骤(h)包括步骤：
在金属化层上形成第一掩模；
将形成掩模的金属化层暴露于蚀刻剂，除去金属化层的暴露部分；和
剥离第一掩模。
19、根据权利要求17所述的方法，其中步骤(i)包括步骤：
在蚀刻叠层制品上形成第二掩模；
将形成掩模的蚀刻叠层制品暴露于蚀刻剂，除去金属化层的暴露部分；和
剥离第二掩模。
20、根据权利要求13所述的方法，其中步骤(a)包括步骤：
j)提供具有基片层和金属化层的叠层制品；
k)根据第一预定图形蚀刻金属化层，产生蚀刻叠层制品；和
l)根据第二预定图形在所述蚀刻叠层制品上形成金属化层。
21、根据权利要求20所述的方法，其中步骤(k)包括步骤：
根据第一预定图形在金属化层上形成第一掩模；
将形成掩模的金属化层接触蚀刻剂，除去金属化层的暴露部分；和
剥离第一掩模。
22、根据权利要求20所述的方法，其中步骤(1)包括步骤：
根据第二预定图形在被蚀刻的金属化层上形成第二掩模；
将金属沉积在被蚀刻的金属化层的暴露部分上；和
剥离第二掩模。
23、根据权利要求13所述的方法，其中步骤(b)包括提供介电材料层的步骤。
24、根据权利要求23所述的方法，其中所述提供介电材料层的步骤包括提供预切预浸渍坯料层的步骤。
25、根据权利要求23的所述方法，在提供介电材料层之前包括形成介电材料层的步骤。
26、根据权利要求25所述的方法，其中形成介电材料层的步骤包括模制介电材料层的步骤。
27、根据权利要求13所述的方法，其中步骤(c)包括将多个区中的每个区中的至少一个图形金属化层与介电材料插入层对准的步骤。
28、根据权利要求27所述的方法，其中步骤(c)进一步包括在多个区与介电材料插入层之间放置粘结剂的步骤。
29、根据权利要求27所述的方法，其中步骤(c)进一步包括施加压力，压缩多个区中的每个区中的至少一个图形金属化层和介电材料插入层的步骤。
30、根据权利要求29所述的方法，其中步骤(c)进一步包括加热的步骤。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908344A (zh) * 2009-06-02 2010-12-08 日东电工株式会社 布线电路基板
US8080740B2 (en) 2008-02-05 2011-12-20 Nitto Denko Corporation Printed circuit board and method of manufacturing the same
US8198538B2 (en) 2008-02-29 2012-06-12 Industrial Technology Research Institute Capacitor devices having multi-sectional conductors
CN1993012B (zh) * 2005-11-18 2012-07-04 Nec软件系统科技有限公司 能以简单结构减小宽频带上的噪声的多层接线板
CN101521019B (zh) * 2008-02-27 2012-07-04 日东电工株式会社 配线电路基板
CN102571135A (zh) * 2012-02-15 2012-07-11 京信通信系统（中国）有限公司 射频半集成应用装置
US8227894B2 (en) 2007-11-21 2012-07-24 Industrial Technology Research Institute Stepwise capacitor structure and substrate employing the same
CN101458994B (zh) * 2007-12-10 2012-09-26 财团法人工业技术研究院 阶梯式电容结构、其制造方法、及应用其的基板
CN101552026B (zh) * 2008-04-02 2012-11-28 日东电工株式会社 配线电路基板
CN111480397A (zh) * 2017-12-18 2020-07-31 国际商业机器公司 电路核心层上的选择性介电树脂施加

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI314745B (en) * 2004-02-02 2009-09-11 Ind Tech Res Inst Method and apparatus of non-symmetrical electrode of build-in capacitor
US7960032B2 (en) * 2005-05-24 2011-06-14 Demers Joseph R High thermal conductivity, high yield strength, metal composite and method
TWI279552B (en) * 2006-01-18 2007-04-21 Ind Tech Res Inst Test method of embedded capacitor and test system thereof
JP5091719B2 (ja) * 2008-02-29 2012-12-05 日東電工株式会社 配線回路基板
JP2009246092A (ja) * 2008-03-31 2009-10-22 Nitto Denko Corp 配線回路基板およびその製造方法
US8289656B1 (en) 2008-11-19 2012-10-16 Western Digital Technologies, Inc. Disk drive comprising stacked and stepped traces for improved transmission line performance
CN101909401B (zh) * 2009-06-05 2013-11-06 鸿富锦精密工业（深圳）有限公司 印刷电路板结构
US8462466B2 (en) * 2009-08-31 2013-06-11 Western Digital Technologies, Inc. Disk drive comprising impedance discontinuity compensation for interconnect transmission lines
US8467151B1 (en) * 2010-05-21 2013-06-18 Western Digital Technologies, Inc. Disk drive comprising an interconnect with transmission lines forming an approximated lattice network
US8879212B1 (en) 2013-08-23 2014-11-04 Western Digital Technologies, Inc. Disk drive suspension assembly with flexure having dual conductive layers with staggered traces
EP3072370B1 (de) 2013-11-21 2017-10-18 ZF Friedrichshafen AG Mehrfunktionale hochstromleiterplatte
DE102013223888A1 (de) * 2013-11-22 2015-05-28 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
DE102013223761A1 (de) * 2013-11-21 2015-05-21 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
US9844136B2 (en) * 2014-12-01 2017-12-12 General Electric Company Printed circuit boards having profiled conductive layer and methods of manufacturing same
CN106304609A (zh) * 2015-06-05 2017-01-04 鸿富锦精密工业(武汉)有限公司 印刷电路板及应用该印刷电路板的电子设备
WO2017154167A1 (ja) * 2016-03-10 2017-09-14 三井金属鉱業株式会社 多層積層板及びこれを用いた多層プリント配線板の製造方法
JP6888668B2 (ja) * 2017-03-27 2021-06-16 株式会社村田製作所 配線基板および電子モジュール
DE102018212272A1 (de) * 2018-07-24 2020-01-30 Robert Bosch Gmbh Keramischer Schaltungsträger und Elektronikeinheit
CN111148378B (zh) * 2020-01-09 2021-04-06 深圳市景旺电子股份有限公司 一种局部厚铜板的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3325733A (en) * 1960-12-27 1967-06-13 Jerome H Lemelson Measuring device using variable thickness thin film tunneling layer
US3593107A (en) * 1969-08-19 1971-07-13 Computer Diode Corp High voltage multiplier circuit employing tapered monolithic capacitor sections
US4413252A (en) * 1980-01-23 1983-11-01 Robertshaw Controls Company Capacitive switch and panel
FR2507379A1 (fr) * 1981-06-05 1982-12-10 Europ Composants Electron Bloc de condensateurs en serie et multiplicateur de tension utilisant un tel bloc de condensateurs
US5010641A (en) * 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
US5155655A (en) * 1989-08-23 1992-10-13 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5261153A (en) * 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
US5767753A (en) * 1995-04-28 1998-06-16 Motorola, Inc. Multi-layered bi-directional coupler utilizing a segmented coupling structure
US6739027B1 (en) * 1996-06-12 2004-05-25 International Business Machines Corporation Method for producing printed circuit board with embedded decoupling capacitance
US5796587A (en) * 1996-06-12 1998-08-18 International Business Machines Corporation Printed circut board with embedded decoupling capacitance and method for producing same
US6068782A (en) * 1998-02-11 2000-05-30 Ormet Corporation Individual embedded capacitors for laminated printed circuit boards
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1993012B (zh) * 2005-11-18 2012-07-04 Nec软件系统科技有限公司 能以简单结构减小宽频带上的噪声的多层接线板
US8227894B2 (en) 2007-11-21 2012-07-24 Industrial Technology Research Institute Stepwise capacitor structure and substrate employing the same
CN101458994B (zh) * 2007-12-10 2012-09-26 财团法人工业技术研究院 阶梯式电容结构、其制造方法、及应用其的基板
US8080740B2 (en) 2008-02-05 2011-12-20 Nitto Denko Corporation Printed circuit board and method of manufacturing the same
CN101504836B (zh) * 2008-02-05 2013-01-16 日东电工株式会社 配线电路基板及其制造方法
CN101521019B (zh) * 2008-02-27 2012-07-04 日东电工株式会社 配线电路基板
US8198538B2 (en) 2008-02-29 2012-06-12 Industrial Technology Research Institute Capacitor devices having multi-sectional conductors
CN101527199B (zh) * 2008-02-29 2012-07-04 财团法人工业技术研究院 电容器装置和电路
CN101552026B (zh) * 2008-04-02 2012-11-28 日东电工株式会社 配线电路基板
US8330047B2 (en) 2008-04-02 2012-12-11 Nitto Denko Corporation Printed circuit board
CN101908344A (zh) * 2009-06-02 2010-12-08 日东电工株式会社 布线电路基板
CN101908344B (zh) * 2009-06-02 2015-03-04 日东电工株式会社 布线电路基板
CN102571135A (zh) * 2012-02-15 2012-07-11 京信通信系统（中国）有限公司 射频半集成应用装置
CN102571135B (zh) * 2012-02-15 2014-05-14 京信通信系统（中国）有限公司 射频半集成应用装置
CN111480397A (zh) * 2017-12-18 2020-07-31 国际商业机器公司 电路核心层上的选择性介电树脂施加

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Publication number Publication date
CN100336424C (zh) 2007-09-05
EP1380193A1 (en) 2004-01-14
TW547000B (en) 2003-08-11
EP1380193A4 (en) 2006-10-04
SG99360A1 (en) 2003-10-27
WO2002087294A1 (en) 2002-10-31
JP2004522304A (ja) 2004-07-22
US7019959B2 (en) 2006-03-28
US20040124493A1 (en) 2004-07-01

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