CN1499603A - 具有覆盖层的熔丝及其形成方法 - Google Patents
具有覆盖层的熔丝及其形成方法 Download PDFInfo
- Publication number
- CN1499603A CN1499603A CNA021502021A CN02150202A CN1499603A CN 1499603 A CN1499603 A CN 1499603A CN A021502021 A CNA021502021 A CN A021502021A CN 02150202 A CN02150202 A CN 02150202A CN 1499603 A CN1499603 A CN 1499603A
- Authority
- CN
- China
- Prior art keywords
- layer
- fuse
- dielectric layer
- opening
- tectal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种具有覆盖层的熔丝及其形成方法，首先提供一具有内连线及熔丝结构的基底，在基底上形成由第一介电层、停止层及第二介电层组成的覆盖层，在覆盖层上形成一露出内连线表面的第一开口，第一开口上形成有突出覆盖层表面的金属焊垫，并在金属焊垫及覆盖层上依序形成保护层、抗反射层及具有第二开口及第三开口的图案化罩幕层，第二开口露出金属焊垫上方的抗反射层，第三开口露出熔丝上方的抗反射层；然后以图案化罩幕层为罩幕沿第二开口依序蚀刻抗反射层及保护层，及沿第三开口依序蚀刻保护层、第二介电层及停止层以形成熔丝窗。
Description
技术领域
本发明涉及一种熔丝及其形成方法，特别是涉及一种具有覆盖层的熔丝及其形成方法，适用于半导体装置。本发明主要是先在熔丝上方形成氧化层-停止层-氧化层的复合层，借助停止层的作用来保留适当厚度的氧化层，达到防止形成熔丝窗时的过度蚀刻而露出熔丝或损伤熔丝，并避免后续如需要修补时熔丝窗可能无法被打穿的机会。
背景技术
目前半导体装置在进入极大型集成电路制程后，必须缩短线间距以增加积集度，如此，在制造过程中产生的瑕疵或缺陷便有增加的趋势，产出良率自然也随之下降，因此，集成电路(IC)如存储器装置中的静态随机存取存储器(SDAM)或动态随机存取存储器(DRAM)，是利用冗余电路中熔丝的设置，来修复制造过程中产生瑕疵的存储器单元，比如经过电性测试所得的瑕疵的存储器单元，可借助烧断冗余电路中与其连接的熔丝而置换，且随后导通备用行或列的存储单元。目前，烧断熔丝的方法大约以镭射光束烧断和通入高电流为主。
以下请参考图1a～1j，图1a～1j是显示公知的形成具有覆盖层的熔丝的方法。
请参考图1a，首先，提供一半导体基底101，半导体基底101上可形成任何需要的元件。在半导体基底101上依序形成一介电层102及一图案化罩幕层103，图案化罩幕层103具有开口104a及104b，开口104a及104b会露出介电层102的部份表面，而开口104a的位置即为后续形成金属内连线的位置，开口104b的位置为后续形成熔丝(fuse)的位置。其中，半导体基底101例如是硅晶片；介电层102例如是氧化硅层。
请参考图1b，以图案化罩幕层103为罩幕蚀刻介电层102，以在介电层102上形成开口105a及105b，开口105a及105b会露出部分半导体基底101的表面。完成蚀刻后将图案化罩幕层103去除，并在开口105a、105b及介电层102露出的表面上顺应性形成一阻障层106。其中，阻障层106例如是钽(Ta)和氮化钽(TaN)层，具有能够防止铜的扩散、具有低薄膜电阻、对介电层以及铜膜的附着性良好、及良好的化学机械研磨相容性等优点，可防止后续填入开口105a及105b的金属扩散至介电层102及半导体基底101当中。
请参考图1c，接下来，在阻障层106上形成一金属层107，金属层107会填满开口105a及105b。其中，金属层107例如是铜金属层。
然后，对金属层107进行平坦化步骤，直至露出介电层102的表面为止。如此一来，即仅留下填满开口105a及开口105b的金属内连线107a及107b，金属内连线107a及107b分别作为金属内连线及熔丝之用，厚度约为69k；接着，在金属内连线107a、熔丝107b及介电层102上形成一阻障层108，如图1d所示。阻障层108例如是氮化硅(SiN)层，厚度约为750，阻障层108可避免金属内连线107a、熔丝107b扩散到后续形成的其他构造当中。
请参考图1e，接着，在阻障层108上依序形成一介电层109及一图案化罩幕层110，图案化罩幕层110具有一开口110a，开口110a会露出在金属内连线107a上方的介电层109的部份表面。其中，介电层109例如是氧化层，作为熔丝107b上方的覆盖层。
请参考图1f，以图案化罩幕层110为罩幕蚀刻介电层109，以在介电层109形成一开口109a，开口109a的位置微后续形成焊垫的位置，开口109a会露出金属内连线107a的表面，然后将图案化罩幕层110去除。
请参考图1g，接着，依序在开口109a及介电层109露出的表面上顺应性形成一附着层111、一合金金属层112及一抗反射层113，而且抗反射层113上形成有一图案化罩幕层114，图案化罩幕层114覆盖在开口109a上方位置的抗反射层113上，图案化罩幕层114的宽度大于开口109a的宽度。阻障层111例如是氮化钽(TaN)层，厚度约600，阻障层111可避免合金金属层112扩散至介电层109当中；合金金属层112例如是铜化铝(AlCu)层，厚度约为12Ka；抗反射层113例如是氮氧化硅(SiON)层，厚度约为300，可在进行图案转移时不使合金金属层112造成反射，而避免图案失真。
请参考图1h，以图案化罩幕层114为罩幕依序蚀刻露出表面的抗反射层113、合金金属层112及阻障层111以在开口109a处形成一金属焊垫112a，金属焊垫112a突出于介电层109的表面，其上方有抗反射层113a，下方有阻障层111a；然后，去除图案化罩幕层114。
因为金属焊垫112a上所形成的抗反射层113a具有绝缘作用，因此后续以金属线来连接金属焊垫112a与外界接脚时，可能会有无法导通的情况，所以金属焊垫112a上所形成的抗反射层113a必须被去除以利于后续的导通。
请参考图1i，在介电层109及抗反射层113a上形成一图案化罩幕层116。图案化罩幕层116具有开口117a及117b，开口117a会露出金属焊垫112a上方位置的抗反射层113a的部份表面，开口117b则会露出熔丝107b上方位置的介电层109的部份表面。
接着，以图案化罩幕层116为罩幕蚀刻抗反射层113a及介电层109，以在抗反射层113a处形成开口115a及在熔丝107b上方的介电层形成熔丝窗115b，并将图案化罩幕层116去除，如图1j所示。
因为金属焊垫112a必须露出表面才可提供与外界的接线连接，因此开口115a所露出的覆盖在金属焊垫上方的抗反射层113a被蚀刻而去除。同时，由于构成抗反射层113a的氮氧化硅的蚀刻速度小于蚀刻由氧化硅层构成的介电层109的速度，因此，在开口115a露出的抗反射层113a被完全去除后，熔丝窗115b的深度会被蚀刻的较深，导致熔丝107b上方位置仅残留厚度甚小的介电层109b。
因为熔丝107b上方位置的介电层109b的厚度相当薄，因此相当容易在后续制程中被蚀穿而失去功用；相反，如果在熔丝107b上方位置形成的熔丝窗深度较浅，来避免介电层不小心被蚀穿的话，因为熔丝107b上方的熔丝窗107b被蚀刻的深度不易控制的缘故，熔丝107b上方位置的介电层可能会被作的过厚，在后续如需要修补时，熔丝107b反而可能无法被打穿。
美国专利第6,180,503号专利提出一种可熔的存储阵列的覆盖层蚀刻程序(Passivation layer etching process for memory arrays With fusible links)的发明，其中并未提及控制熔丝上方覆盖层厚度的方法。
发明内容
本发明的目的在于提供一种在熔丝上方形成覆盖层的方法，覆盖层具有隔离空气、保护晶片的作用，可有效确保熔丝的功效。
本发明的另一目的在于提供一种上方形成具有隔离空气、保护晶片作用的覆盖层的熔丝。
本发明的上述目的是这样实现的：一种形成具有覆盖层的熔丝的方法，其中，包括下列步骤：
提供一形成有金属内连线及熔丝结构的半导体基底；
在该半导体基底上形成一由一第一介电层、一停止层及一第二介电层组成的覆盖层，并在该金属内连线上方的该覆盖层形成一第一开口，该第一开口露出该金属内连线的表面；
在该第一开口形成一金属焊垫，该金属焊垫突出于该覆盖层表面；
在该金属焊垫及该覆盖层上依序形成一保护层、一抗反射层及图案化罩幕层，该图案化罩幕层具有一第二开口及一第三开口，该第二开口露出该金属焊垫上方的该抗反射层的部份表面，该第三开口露出该熔丝上方的该抗反射层的部份表面；及
以该图案化罩幕层为罩幕沿该第二开口依序蚀刻该抗反射层及该保护层，直至露出该金属焊垫的表面为止，同时沿该第三开口依序蚀刻该保护层、该第二介电层及该停止层以形成一熔丝窗。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该金属内连线为铜内连线。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该熔丝的材料为铜金属。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该第一介电层及该第二介电层的材料皆为氧化硅层，厚度皆为1000至1000k。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该停止层为氮化硅层，厚度为50至50k。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该金属焊垫为铝化铜层。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该保护层为氧化层及氮化层的覆盖层。
本发明所述的形成具有覆盖层的熔丝的方法，其中，该氧化层及氮化层的覆盖层由等离子化学气相沉积法所形成。
本发明所述的一种具有覆盖层的熔丝，其中，包括：
一半导体基底，该半导体基底上形成有一熔丝；
一复合介电层，形成于该半导体基底及该熔丝的表面上，该复合介电层形成有一凹槽，该凹槽位于该熔丝上方，且该凹槽与该熔丝间相隔有一既定距离；及
一保护层，形成于该复合介电层的表面上。
本发明所述的具有覆盖层的熔丝，其中，该复合介电层包括一第一介电层、一第二介电层及一阻障层，该第一介电层形成于该半导体基底的表面上，该阻障层形成于该第一介电层的表面上，且该第二介电层形成于该阻障层的表面上。
本发明所述的具有覆盖层的熔丝，其中，该第一介电层及该第二介电层的材料皆为氧化硅层，厚度皆为1000至100k。
本发明所述的具有覆盖层的熔丝，其中，该阻障层为氮化硅层，厚度为50至50k。
本发明所述的具有覆盖层的熔丝，其中，该既定距离小于该第一介电层的厚度。
本发明所述的具有覆盖层的熔丝，其中，该保护层为氧化层及氮化层组成的复合层。
根据本发明所述的一种形成具有覆盖层的熔丝的方法，包括下列步骤：提供一半导体基底，半导体基底上形成有金属内连线及熔丝结构，且半导体基底上形成有一阻障层；在阻障层上形成一由一第一介电层、一停止层及一第二介电层组成的覆盖层，并在金属内连线上方的覆盖层形成一第一开口，第一开口露出金属内连线的表面；在第一开口形成一金属焊垫，金属焊垫突出于覆盖层表面；在金属焊垫及覆盖层上依序形成一保护层、一抗反射层及图案化罩幕层，图案化罩幕层具有一第二开口及一第三开口，第二开口露出金属焊垫上方的抗反射层的部份表面，第三开口露出熔丝上方的抗反射层的部份表面；及以图案化罩幕层为罩幕依序蚀刻抗反射层及保护层，直至露出金属焊垫的表面为止。
根据本发明所述的一种形成具有覆盖层的熔丝的方法，包括下列步骤：提供一半导体基底，半导体基底上形成有一介电层，介电层上形成有一第一开口及一第二开口，第一开口及第二开口露出部分的半导体基底表面；在第一开口及第二开口表面上顺应性形成一第一阻障层后填入金属层，以分别形成一金属内连线及一熔丝，并在金属内连线、熔丝及介电层表面上形成一第二阻障层；在第二阻障层上形成一由一第一介电层、一停止层及一第二介电层组成的覆盖层，并在金属内连线上方的覆盖层形成一第三开口，第三开口露出金属内连线的表面；在第三开口及介电层表面上顺应性形成一第三阻障层及一合金金属层；在第三开口上方的合金金属层上形成一第一图案化罩幕层，第一图案化罩幕层的宽度大于第三开口的宽度；以第一图案化罩幕层为罩幕依序蚀刻合金金属层以形成一合金金属焊垫，且去除露出表面的第三阻障层；去除第一图案化罩幕层；在该金属焊垫及该第二介电层上依序形成一保护层、一抗反射层及一第二图案化罩幕层，第二图案化罩幕层具有一第四开口及一第五开口，第四开口露出合金金属焊垫上方的抗反射层的部份表面，第五开口露出熔丝上方的抗反射层的部份表面；以第二图案化罩幕层为罩幕依序蚀刻抗反射层及保护层，直至露出金属焊垫的表面为止；及去除第二图案化罩幕层。
根据本发明所述的具有覆盖层的熔丝，包括：一半导体基底，半导体基底上形成有一熔丝；一复合介电层，形成于半导体基底及熔丝的表面上，复合介电层形成有一凹槽，凹槽位于熔丝上方，且凹槽底部与熔丝间相隔有一既定厚度的介电层用以作为覆盖层；及一保护层，形成于复合介电层的表面上。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，进行详细说明。
附图说明
图1a-1j是显示公知的形成具有覆盖层的熔丝的方法。
图2a-2j是显示本发明的形成具有覆盖层的熔丝的方法。
具体实施方式
请参考图2a，首先，提供一半导体基底201，半导体基底201上可形成任何需要的元件。在半导体基底201上依序形成一介电层202及一图案化罩幕层203，图案化罩幕层203具有开口204a及204b，开口204a及204b会露出介电层202的部份表面，而开口204a的位置即为后续形成金属内连线的位置，开口204b的位置为后续形成熔丝(fuse)的位置。其中，半导体基底201例如是硅晶体；介电层202例如是氧化硅层。
请参考图2b，以图案化罩幕层203为罩幕蚀刻介电层202，以在介电层202上形成开口205a及205b，开口205a及205b会露出部份半导体基底201的表面。完成蚀刻后将图案化罩幕层203去除，并在开口205a、205b及介电层202露出的表面上顺应性形成一阻障层206。其中，阻障层206例如是锂(Ta)和氮化锂(TaN)层，具有能够防止铜的扩散、具有低薄膜电阻、对介电层以及铜膜的附着性良好、及良好的化学机械研磨相容性等优点，可防止后续填入开口205a及205b的金属扩散至介电层202及半导体基底201当中。
请参考图2c，接下来，在阻障层206上形成一金属层207，金属层207会填满开口205a及205b。其中，金属层207例如是铜金属层。
然后，对金属层207进行平坦化步骤，直至露出介电层202的表面为止。如此一来，即仅留下填满开口205a及开口205b的金属层207a及207b，金属层207a及207b分别作为金属内连线及熔丝之用，厚度约为1000至100k，较佳者为69k；接着，在金属内连线207a、熔丝207b及介电层202上形成一阻障层208，如图2d所示。阻障层208例如是氮化硅(SiN)层，厚度约为50至55，较佳者为750，阻障层208可避免金属内连线207a、熔丝207b扩散到后续形成的其他构造当中。
请参考图2e，接着，进行本发明的关键步骤，在阻障层208上依序形成一介电层209a、一停止层209b、一介电层209c及一图案化罩幕层210，图案化罩幕层210在焊垫预定区具有一开口210a，开口210a会露出在金属层207a上方的介电层209c的部份表面。其中，介电层209a例如是氧化层，厚度约为100至100k；停止层209b例如是氮化硅层，厚度约为50至50k；介电层209c例如是氧化层，厚度约为100至100k；介电层209a、停止层209b、介电层209c共同构成一熔丝207b上方的复合介电层209。
请参考图2f，以图案化罩幕层210为罩幕，依序蚀刻介电层209a、停止层209b及介电层209c，以在介电层209a、停止层209b及介电层209c所组成的覆盖层形成一开口209d作为后续制作焊垫之用，开口209d会露出金属内连线207a的表面；然后，将图案化罩幕层210去除。
请参考图2g，接着，依序在开口209d及介电层209c露出的表面上顺应性形成一附着层211、一合金金属层212及一抗反射层213，并在抗反射层213上形成一图案化罩幕层214，其中图案化罩幕层214覆盖在开口209d上方位置的抗反射层213上，且图案化罩幕层214的宽度大于开口209d的宽度。阻障层211例如是氮化钽(TaN)层，厚度约为50至50k，较佳者为600，阻障层211可避免合金金属层212扩散至介电层209a、209c及停止层209b当中；合金金属层212例如是铜化铝(AlCu)层，厚度约为1000至100k，较佳者为12Ka；抗反射层213例如是氮氧化硅(SiON)层，厚度约为100至10k，较佳者为300，可在进行图案转移时不使合金金属层212造成反射，而避免图案失真。
请参考图2h，以图案化罩幕层214为罩幕依序蚀刻露出表面的抗反射层213、合金金属层212及阻障层211，以在开口209d处形成一金属焊垫212a，金属焊垫212a突出于介电层209c的表面上方的抗反射层213a；然后，去除图案化罩幕层214。
请参考图2i，在抗反射层213a及介电层209c上顺应性形成一保护层215，并在保护层215上形成一图案化罩幕层216。图案化罩幕层216具有开口217a及217b，开口217a会露出金属焊垫212a上方位置的保护层215的部份表面，开口217b则会露出熔丝207b上方位置的保护层215的部份表面。其中，保护层215为氮化硅层及氧化硅层组合的复合层，利用等离子化学气相沉积法所形成。
接着，以图案化罩幕层216为罩幕蚀刻保护层215，以在保护层215形成开口215a及熔丝窗215b，并将图案化罩幕层216去除，如图2j所示。因为金属焊垫212a必须露出表面才可提供与外界的接线连接，因此开口215a所露出的覆盖在金属焊垫上方的抗反射层213a在保护层215被蚀刻而露出后，即被蚀刻而去除。
因本发明所提供的复合介电层209的结构为介电层209a、停止层209b、介电层209c所共同构成的组合层结构，因此，当熔丝窗215b的介电层209c被去除后，因为有由氮化硅层形成的停止层209b存在的缘故，氮化硅层被蚀刻的速率较氧化层要小，所以熔丝窗215b不会因为要在开口215a处去除抗反射层213a的关系而太深，熔丝207b上方位置的介电层209e也不会太薄，并且可根据修补熔丝的实际需要来调整介电层209e。
所以，根据本发明所提供的具有覆盖层的熔丝，共包括一半导体基底201，半导体基底201中形成有一熔丝结构207b；一包含有介电层209a、停止层209b及介电层209c的复合介电层，形成于半导体基底201及熔丝207b的表面上，复合介电层形成有一凹槽，作为熔丝窗215b之用，凹槽位于熔丝207b上方，且凹槽底部与熔丝207b间相隔有一既定厚度的介电层用以作为覆盖层209e；最后，更包括一保护层215，形成在复合介电层的表面上，保护层可保护金属焊垫不会因外力被挤压而变形。
因此，在本发明所提供的形成熔丝的覆盖层的方法中，只要控制停止层209b的深度，就可控制熔丝窗215b的深度，并由介电层209a的厚度来控制熔丝207b上方氧化层的有效厚度，不会因为熔丝207b上方的保护层的厚度太薄而容易在后续制程中被蚀穿，也不会因为保护层的厚度太厚而在后续如需要修补时无法被打穿。而且，本发明提供的方法，可在同一处理室中完成所有步骤，且不需要其他额外的光罩即可完成，可有效节省时间及花费，进而达到降低成本的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (14)
1.一种形成具有覆盖层的熔丝的方法，其特征在于，包括下列步骤：
提供一形成有金属内连线及熔丝结构的半导体基底；
在该半导体基底上形成一由一第一介电层、一停止层及一第二介电层组成的覆盖层，并在该金属内连线上方的该覆盖层形成一第一开口，该第一开口露出该金属内连线的表面；
在该第一开口形成一金属焊垫，该金属焊垫突出于该覆盖层表面；
在该金属焊垫及该覆盖层上依序形成一保护层、一抗反射层及图案化罩幕层，该图案化罩幕层具有一第二开口及一第三开口，该第二开口露出该金属焊垫上方的该抗反射层的部份表面，该第三开口露出该熔丝上方的该抗反射层的部份表面；及
以该图案化罩幕层为罩幕沿该第二开口依序蚀刻该抗反射层及该保护层，直至露出该金属焊垫的表面为止，同时沿该第三开口依序蚀刻该保护层、该第二介电层及该停止层以形成一熔丝窗。
2.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该金属内连线为铜内连线。
3.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该熔丝的材料为铜金属。
4.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该第一介电层及该第二介电层的材料皆为氧化硅层，厚度皆为1000至1000k。
5.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该停止层为氮化硅层，厚度为50至50k。
6.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该金属焊垫为铝化铜层。
7.如权利要求1所述的形成具有覆盖层的熔丝的方法，其特征在于，该保护层为氧化层及氮化层的覆盖层。
8.如权利要求7所述的形成具有覆盖层的熔丝的方法，其特征在于，该氧化层及氮化层的覆盖层由等离子化学气相沉积法所形成。
9.一种具有覆盖层的熔丝，其特征在于，它包括：
一半导体基底，该半导体基底上形成有一熔丝；
一复合介电层，形成于该半导体基底及该熔丝的表面上，该复合介电层形成有一凹槽，该凹槽位于该熔丝上方，且该凹槽与该熔丝间相隔有一既定距离；及
一保护层，形成于该复合介电层的表面上。
10.如权利要求9所述的具有覆盖层的熔丝，其特征在于，该复合介电层包括一第一介电层、一第二介电层及一阻障层，该第一介电层形成于该半导体基底的表面上，该阻障层形成于该第一介电层的表面上，且该第二介电层形成于该阻障层的表面上。
11.如权利要求10所述的具有覆盖层的熔丝，其特征在于，该第一介电层及该第二介电层的材料皆为氧化硅层，厚度皆为1000至100k。
12.如权利要求10所述的具有覆盖层的熔丝，其特征在于，该阻障层为氮化硅层，厚度为50至50k。
13.如权利要求10所述的具有覆盖层的熔丝，其特征在于，该既定距离小于该第一介电层的厚度。
14.如权利要求9所述的具有覆盖层的熔丝，其特征在于，该保护层为氧化层及氮化层组成的复合层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02150202 CN1263112C (zh) | 2002-11-04 | 2002-11-04 | 具有覆盖层的熔丝及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02150202 CN1263112C (zh) | 2002-11-04 | 2002-11-04 | 具有覆盖层的熔丝及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1499603A true CN1499603A (zh) | 2004-05-26 |
| CN1263112C CN1263112C (zh) | 2006-07-05 |
Family
ID=34233913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02150202 Expired - Lifetime CN1263112C (zh) | 2002-11-04 | 2002-11-04 | 具有覆盖层的熔丝及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1263112C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101819945B (zh) * | 2009-02-26 | 2013-08-07 | 世界先进积体电路股份有限公司 | 具有熔丝组件的半导体装置的制造方法 |
| CN109786364A (zh) * | 2017-11-14 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 熔断结构及其形成方法 |
-
2002
- 2002-11-04 CN CN 02150202 patent/CN1263112C/zh not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101819945B (zh) * | 2009-02-26 | 2013-08-07 | 世界先进积体电路股份有限公司 | 具有熔丝组件的半导体装置的制造方法 |
| CN109786364A (zh) * | 2017-11-14 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 熔断结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1263112C (zh) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100237909B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| JP4322330B2 (ja) | 半導体集積回路装置の製造方法 | |
| CN1123927C (zh) | 具有自对准触点半导体存储器件的制造方法 | |
| JPH04196552A (ja) | 半導体装置およびその製造方法 | |
| US20070172995A1 (en) | Method for forming fuse of semiconductor device | |
| US6753244B2 (en) | Method for manufacturing a copper fuse structure | |
| KR100741990B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN1263112C (zh) | 具有覆盖层的熔丝及其形成方法 | |
| CN1104054C (zh) | 半导体存储器件及其制造方法 | |
| CN101047147A (zh) | 集成电路结构及其制造方法 | |
| CN2711905Y (zh) | 具有覆盖层的熔丝 | |
| US5665638A (en) | Method for repairing a defect generated cell using a laser | |
| JPH0722508A (ja) | 半導体集積回路装置 | |
| CN1399329A (zh) | 半导体器件 | |
| JPH118373A (ja) | 赤外線固体撮像装置およびその製造方法 | |
| US7566594B2 (en) | Fabricating method of semiconductor device | |
| JP2000332114A (ja) | 半導体集積回路装置の製造方法 | |
| KR100340912B1 (ko) | 반도체장치의 퓨즈부의 구조및 그 제조방법 | |
| JPH09172087A (ja) | 半導体装置 | |
| KR100436129B1 (ko) | 반도체소자의 리페어방법 | |
| CN100394552C (zh) | 接触窗开口的形成方法与半导体元件的制造方法 | |
| KR100929289B1 (ko) | 반도체 소자의 제조방법 | |
| KR100833588B1 (ko) | 반도체 소자의 제조방법 | |
| CN1399327A (zh) | 半导体器件 | |
| KR100227624B1 (ko) | 반도체 소자의 본딩 패드 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20060705 |