CN1481020A - 具抗反射涂层的内连线制造方法及其结构 - Google Patents

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Abstract

一种具抗反射涂层的内连线制造方法及其结构，该结构中的基板中形成具有一铜金属或铜基底的合金，在平坦化该结构后，一薄的阻障层形成于基板之上。接着将一电介质抗反射层形成于该阻障层之上。接着，另一内介电层形成于该电介质抗反射层上，在后续的光阻层形成且以微影制程图案化时，该电介质抗反射层将可降低光线的反射。利用本发明的结构可有效的降低制程的步骤。

Description

具抗反射涂层的内连线制造方法及其结构
技术领域
本发明涉及一种半导体内连线的制程和结构，尤其涉及一种镶嵌基底的导电层中利用电介质抗反射涂层(Dielectric Anti-Reflection Coating，DARC)来改善微影制程的方法及其结构。
背景技术
现有技术对于集成电路来说，小小的半导体基板上即要制造许许多多的主动组件以达到所需的作用。其中每个组件也要各自呈电性独立以确保其功能，而相关的组件则以内连线(interconnect)方式互相连接以完成整个电路的功能。高集成度和高效能的半导体制造业的趋势使得设计规则更为微小化，此时VLSI和ULSI等半导体组件将需要多层的内连线来完成更为复杂的结构。
金属化制程可在主动组件上建立起内连线和接触(contact)点。当半导体基板上已完成各个主动组件和内连线时，若要形成多层金属内连线，则需要例如先沉积一介电层于半导体基板上，接着进行微影蚀刻制程以形成和下层金属导体电性连接的插塞(plug)图案。在移除掉形成该介层洞的光阻层之后填入金属层并移除不需要的金属即可形成所需的插塞。
传统的多层内连线制程利用金属层的蚀刻例如铝金属等来形成内连线的图案，其原因是基于铝合金易于沉积和蚀刻的特性。但当线宽设计随组件缩小而愈变愈窄之后，金属蚀刻图案化制程将变得更加困难。而近年来有一种制程技术称作镶嵌制程(damascene process)则成为多重内连线制程的新趋势。镶嵌制程利用内介电层的图案化来代替之前的金属蚀刻方式。也就是说，例如在内连线制程中的插塞制程完成之后，先沉积另一内介电层在上面，接着蚀刻该内介电层而形成导线的图案。当导线图案形成之后，沉积金属层填入该沟渠中并进行回蚀而成为所需的内连线图案。同时为更简化制程，另外一种改善的方法称之为双重镶嵌制程(dual damascene process)则更可应用于多重内连线制程中。
当在基板上沉积光阻层并进行图案化蚀刻制程时，通常会先在基板上沉积一抗反射涂层(Anti-Reflection Coating，ARC)以增加微影制程的精确度。ARC抗反射层可阻隔来自底层表面的光散射现象、减低驻波效应、更可改善影像的对比效果，且可产生更为平坦化的光阻层。然而，ARC抗反射层的使用仍会产生若干缺点。例如，该抗反射层会增加制程的负担；再者，通常在ARC抗反射层之上会再形成一薄的氧化层，当在ARC抗反射层上的光阻层有问题需要重做(rework)时，便不会影响到ARC抗反射层，而该薄氧化层将使制程更加复杂。因此在利用底部的ARC抗反射层来进行微影制程时，极需要有一种新的制程方法或结构，不但可使微影制程更加精确，且也不会增加制程的步骤。
综上可知，所述现有技术的利用底部的ARC抗反射层来进行微影制程，在实际使用上，显然存在不便与缺陷，所以有必要加以改进。
发明内容
针对上述的缺陷，本发明主要目的在于，提供一种在具有内连线图案的半导体组件上制造电介质抗反射层(Dielectric Anti-Reflection Coating，DARC)的方法和结构，并且将其置放于内介电层之下，以方便该内介电层的后续光阻层的微影蚀刻制程。
本发明的另一目在于，提供一种在具有内连线图案的半导体组件上制造电介质抗反射的方法和结构，其中将以扩散阻障介电层(diffusion barrier dielectric)和DARC层所组成的多层结构而产生较少制程步骤、较佳沟渠外观和介层洞制造及较低电容效应的半导体结构。
根据以上所述的目的，本发明首先提供一半导体组件，该组件包含：一基板，该基板上已形成各个主动组件；接着在该基板上沉积一平坦化的内介电层，且该内介电层中已具有铜金属或铜合金的导线；然后将一薄阻障介电层沉积于该内介电层和铜导线之上；再将DARC抗反射层形成于阻障介电层之上。
之后，另一内介电层沉积于DARC抗反射层之上用以提供不同导电层之间的隔离作用，然后以标准制程在该内介电层上沉积光阻层。图案化该光阻层时，底部的DARC层将会吸收大部分的反射光线并因而降低了驻波效应。然后再重复铜金属内连线镶嵌制程以形成后续的金属层导线。
在本发明的另一实施例中，并可将电介质抗反射层和阻障介电层互相结合而以单一介电层取代，以便制程步骤更少，制造更为简化。
通过本发明的DARC抗反射层的形成，则原先形成于DARC抗反射层上的薄氧化层将可省略，制程步骤将比传统方式简化。
附图简要说明
下面结合附图，通过对本发明的较佳实施例的详细描述，将使本发明的技术方案及其他有益效果显而易见。
附图中，
图1为为传统制程的集成电路结构的部分截面示意图；
图2至图5为本发明形成电介质抗反射涂层的截面示意图。
具体实施方式
下文，将详细描述本发明。
本发明提供一种在镶嵌基底的导电层中利用电介质抗反射涂层(DielectricAnti-Reflection Coating，DARC)来改善微影制程的步骤及其结构。现在将依图标并参考本发明的较佳实施例加以说明。其中在此说明中包含了许多为人所熟知的制程如微影制程、蚀刻或化学气相沉积等，该类制程将不会在此加以详述。
参阅图1，该图所示为依照本发明形成半导体基板的多层内连线的截面示意图。首先提供基板100，且其上已形成各个主动组件。导电层102则代表了这些主动组件或底层内连线的连接线路，而这些主动组件可为例如晶体管、电阻、或电容器等，但并未详细显示于该半导体基板截面示意图中。在不脱离本发明所揭示的精神和范围下，仅例举出金属化制程和内连线的截面。
如同图1中所示的，一平坦化内介电层104沉积于导电层102和基板100之上以提供内连线层和主动组件间的隔离或不同内连线层间的隔离。该内介电层104以电介质材料如氮化硅或氧化硅如磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、四氧乙基硅(TEOS)等等所形成。而形成内介电层104的方法可为低压化学气相沉积(LPCVD)法或等离子增强化学气相沉积(PECVD)法。接着，具有插塞图案(或者为接触洞(contact)插塞，或者为介层洞(via)插塞)的光阻层106则利用传统的微影蚀刻制程如光阻涂布、曝光和显影等制程沉积于内介电层104之上。
参阅图2，接着以干式蚀刻法，例如一种称为反应性离子蚀刻法(RIE)的干蚀刻技术来形成内介电层104的插塞区108，该干式蚀刻技术将同时具备有高选择性与非等向性蚀刻双重优点。而要蚀刻氧化物或氮化物介电层的较佳蚀刻气体可为例如CF4、CHF3、C2F6或C3F8等含氟碳化合物和含氧等气体。接着将光阻层106以干式与湿式蚀刻两种蚀刻方式加以去除。
由于以铜金属为基底的金属化制程可能产生相互扩散的问题，或者产生铜金属材料不佳的附着力，甚至造成半导体组件性能的退化，因而适当的阻障层(barrier layer)和粘着层(adhesion layer)将是改善铜导体的必备制程。近年来，适合铜导体的阻隔层和粘着层为相当热门的研究项目，而这些问题也逐渐获得解决。
现参阅图3，在光阻层106移除之后，一粘着/阻障层110将以例如化学气相沉积等方法沉积于半导体基板之上和插塞区108之中，其形成厚度约在100到400之间。该粘着/阻障层110可包括例如钛(Ti)、钨(W)、钽(Ta)、和氮化钽(TaN)等金属。之后，以例如传统的电镀技术(electroplating technique)等方法沉积铜金属或铜金属合金到插塞区108中。为确保铜材料的填充能力，铜材料将完全填入插塞区108并覆盖粘着/阻障层110的上表面。然后以化学机械研磨(CMP)的技术将多余的铜金属移除以得到平坦化的表面。以金属膜的化学机械研磨技术而言，铜材料本身和钨、铝金属的处理方式相近，研磨剂和研磨垫可能略有改变，但机台本身和参数控制等方面都是相近的方式。在CMP平坦化之后，一阻障层111将沉积于内介电层104和铜导线材料层之上。该阻障层111可由介电材料如氮化硅(SiN)、碳化硅(SiC)、和碳氮化硅(SiCxNy)所组成。
接着，依照本发明的实施例，一抗反射涂层112(Anti-Reflective Coating，ARC)形成于该阻障层111之上。该抗反射涂层112为了加强后续的内介电层图案化之用(该内介电层未显示于图3中)。ARC抗反射涂层112的材料的选择和后面的曝光步骤所使用的光线波长有关。例如，由于不同的光线波长将产生不同的驻波形式，一钛/氮化钛(Ti/TiN)的多层薄膜层将较适合I线(I line)光源的抗反射涂层，而氮氧化硅(SiON)则较适合深紫外线(deep ultra-violet ray)。在本发明的较佳实施例中，ARC抗反射涂层112可由氮氧化硅所形成。该介电层ARC抗反射涂层112(或称之为DARC)可通过等离子增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)等方法在约300到800℃时形成。或在氧化氮(NO)或一氧化二氮(N2O)的环境下加热氧化硅而形成该DARC抗反射涂层112。由于具有该DARC层112，后续曝光的分辨率将会增加，内连线图案也可控制得较为精确。
在本发明的另一实施例中，阻障层111和DARC抗反射层112的复合层也可由单一介电层所取代而更简化制程步骤。值得注意的是，该单一介电层具有底层的铜金属导电层的阻障功能和后续微影制程的抗反射功能。
接着参阅图4，另一内介电层114依照本发明沉积于DARC抗反射层112之上以提供导电层之间的隔离作用。该内介电层114也可由氧化硅等材料包括PSG、BSG、BPSG、TEOS等所形成。适当的形成方法则为LPCVD或PECVD等。接着图案化的光阻层116以标准的微影制程形成于内介电层114之上。虽然先前形成的DARC抗反射涂层112位于内介电层114之下，然而微影制程时穿过光阻层116的辐射光线仍会因为底层的内介电层114的透明特性(氧化硅)而被DARC抗反射涂层112所吸收。微影时由于光线反射所产生的驻波效应可有效的降低。
参阅图5，将光阻层图案化之后，利用蚀刻制程在该内介电层114中形成插塞区118，然后将光阻层116以湿蚀刻移除。光阻层移除之后，再依序形成粘着/阻障金属层120和铜金属层于所形成的插塞区118中，再以例如化学机械研磨制程将其平坦化。最后以另一阻障层111如氮化硅、碳化硅和碳氮化硅等形成于平坦化的结构上。
本发明可应用于各种不同形式的金属化制程，并不限于上面所描述的铜金属及/或铜基底合金。而本发明更可应用于次微米尺寸的金属化及高深宽比孔洞的半导体组件制程。简而言之，本发明的DARC抗反射层形成于要进行蚀刻的介电层之下，当该介电层上要形成图案化光阻层时，不需要再在其上形成薄氧化层及抗反射层来降低微影制程的误差。
也就是说，利用本发明的DARC抗反射层的特殊结构位置，微影制程的精密度并不会受到影响，而制程的步骤却能有效地精简，生产力自然提高。最后，由于薄的铜金属扩散阻障层通常具有高的介电常数，阻障介电层和DARC抗反射层的组合也因介电常数的降低而使电容效应也降低了。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims (12)

1、一种具抗反射涂层的内连线结构，其特征在于，该内连线结构至少包含：
一基板，该基板中已具有一导电层；
第一绝缘层，该第一绝缘层位于该基板和该导电层之上；
一抗反射涂层，该抗反射涂层位于该第一绝缘层之上；
一内介电层，该内介电层位于该抗反射涂层之上；及
一光阻层，该光阻层位于该内介电层之上且加以图案化以利后续内连线制程。
2、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述导电层为铜金属层或铜基底的合金层。
3、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述含有该导电层的该基板利用化学机械研磨法加以全面平坦化。
4、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述第一绝缘层包含氧化硅或氮化硅。
5、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述第一绝缘层为该导电层的阻障层。
6、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述抗反射涂层包含氮氧化硅。
7、根据权利要求1所述的具抗反射涂层的内连线结构，其特征在于，所述内介电层为包括了磷硅玻璃、硼磷硅玻璃、四氧乙基硅等材料的氧化硅材质。
8、一种具抗反射涂层的内连线制造方法，其特征在于，该方法至少包含：形成第一绝缘层于一基板上，其中一导电层已形成于该基板中；
形成一抗反射涂层于该第一绝缘层上；
形成一内介电层于该抗反射涂层上；及
形成一光阻层于该内介电层上且加以图案化以利后续内连线制程。
9、根据权利要求8所述的具抗反射涂层的内连线制造方法，其特征在于，所述导电层为铜金属或铜基底合金层。
10、根据权利要求8所述的具抗反射涂层的内连线制造方法，其特征在于，所述含有该导电层的该基板利用化学机械研磨法加以全面平坦化。
11、根据权利要求8所述的具抗反射涂层的内连线制造方法，其特征在于，所述抗反射涂层包含氮氧化硅。
12、根据权利要求8所述的具抗反射涂层的内连线制造方法，其特征在于，内介电层为包括了磷硅玻璃、硼磷硅玻璃、四氧乙基硅等材料的氧化硅材质。
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