CN1477510A - 串行式输出入测试方法 - Google Patents

Abstract

一种串行式I/O测试方法，其由一测试系统执行以测试一具有第一接脚、第二接脚与第三接脚的存储器元件。该方法包括：通过第一接脚输入一时脉至存储器元件；通过第二接脚输入一串行式地址至存储器元件，其中串行式地址同步于时脉而输入。其更包括：输入一指令至存储器元件；以及当该指令是一读取指令时，同步于该时脉而从第三接脚输出一串行式写入数据。当该指令是一程序化指令时，其包括通过额外接脚而同步于该时脉来串行式输入一初始数据；以及在将其当成程序化后数据而同步于该时脉来从存储器元件输出前，将初始数据程序化至存储器元件内。在读取指令下的该串行式写入数据与该程序化指令下的该程序化后初始数据比较于一原始数据或预期数据。

Description

串行式输出入测试方法

技术领域

本发明是有关于一种存储器元件的测试，且特别是有关于增加存储器元件的测试速度的方法与装置。

背景技术

在超大规模集成电路(VLSI)的领域中，存储器晶片的制造是倾向于生产更大存储器阵列于相同或更小晶片尺寸(半导体晶片)。不幸地，测试存储器元件的困难度是随着晶片上的元件数量成长而提高，因而需要更大量资源与时间的测试。

现今高密度VLSI存储器阵列的制造使得制程的大部份要花于测试存储器阵列上。因此，测试制造者已建立可同时测试多重存储器元件的自动测试系统。测试可在存储器元件已完成制造但仍于硅晶圆上时执行于存储器元件上，或在封装成晶片后才进行，或在这两个阶段皆进行。对已封装的晶片而言，设计自动测试机台是较容易的，但如果此晶片早点接受测试，则管理成本可降低，因为可将缺陷存储器元件丢弃，避免花费额外资源。

用于多重存储器元件的存储器测试机台一般是在存储器元件上进行测试并将由该些存储器元件的输出结果与标准或预期值相比。机器可用于放置存储器晶片于测试板上，并起动存储器元件与存储器测试机台的外部电路间的电性接触。存储器测试机台的外部电路一般设计成模块化，各模块相关于存储器元件的一端点。在测试时，各模型作用于三个模式之一；亦即，各模块可送数据，接收数据或维持闲置。

测试的执行是通过存储器测试机台与存储器元件间的信号交换。为测试存储器元件，地址信号可由测试机台所产生并送至存储器元件的输入地址接脚，接着，测试数据输入信号可送至存储器元件的输入数据接脚。在存储器元件送出输出数据之前，一旦输入至存储器元件的数据输入信号是依照路径而送至存储器元件内的各存储器区域。此输出，当由存储器测试机台相比于标准时，代表存储器元件的所选择存储器区域是否适当操作。当测试缺陷时，逻辑1可输出并存于缺陷分析存储器中，由相关地址信号做索引。此缺陷分析存储器只储存缺陷的存储器方块，而通过的方块被省略。

一般做法为利用并列(parallel)输入/输出(I/O)存储器测试机台，在一串已定义的串行式信号由测试机台送出至存储器元件之后，待测存储器元件所传出的输出信号可被检查。并列I/O测试机台接着读取此存储器，且输出相比于既定的标准。如果此值相符合，则存储器元件视为可正常操作。

并列I/O测试机台一般架构成具有数个操作模式。第一操作模式为“读取”模式，其中由存储器元件所读出的数据是由并列I/O测试机台所接收并与标准值相比。第二模式为“写入”模式，其中某些值为写入至存储器元件，且接着读回并与标准值相比。比如，逻辑值(1或0)由并列I/O测试机台写入至存储器元件的所有存储器单元。接着，各存储器位由并列I/O测试机台读回并建立是否该存储器内容相符于先前决定的标准。第三测试模式为“抹除”模式，其中存储器单元的内容被抹除，并接着由并列I/O测试机台读出以确认内容适当抹除。

当使用并列I/O测试机台时，测试存储器元件所需的探针(probe)数量一般随着存储器元件的容量增加而增加。此现象是因为，地址位的数量与I/O位的数量已增加，因而接脚的数量也增加。当测试单一存储器元件所需的接脚数量增加时，具相同接脚数量的并列I/O测试机台同时只能测试较少元件数量。比如，当使用传统并列I/O测试机台以测试存储器元件时，如果存储器元件具有42个I/O接脚，包括23输入接脚，16个输出接脚，一个晶片致能接脚，一个输出致能接脚与一个写入致能接脚，则并列I/O测试机台必需包含42个或更多个探针来测试此存储器元件。

更大量接脚可提供于并列I/O测试机台上以便利一次测试多重存储器元件，但此架构将增加成本。需要减少测试各存储器元件所需的接脚数量，而仍能有利于一次测试多重存储器元件，以来减少成本。甚至，较好是减少各存储器元件所需的测试时间，不需增加相关成本。因而，对公知技术而言，需要快速与有效测试半导体元件，更需要降低传统存储器测试元件的相关成本。

发明内容

本发明的目的是，欲符合这些需求，通过根据观点之一，提供测试存储器元件的方法，其利用串行式通讯于测试系统与待测的存储器元件。串行式通讯包括测试系统与存储器元件间的输入与输出，且串行式通讯同步于时脉信号。因而，只需较少接脚来测试各存储器元件，且测试系统的复杂度(比如，测试探针的数量)可有效减少。各待测存储器元件的测试系统的复杂度减少，可允许测试系统来一次同时测试较多量的存储器元件。

为达本发明的上述目的，本发明提供一种串行式I/O测试方法，其由一测试系统所执行以测试一存储器元件。该测试方法包括下列步骤：输入一时序信号至该存储器元件；接着，串行式输入一地址至该存储器元件，其中该串行式地址同步于该时序信号而从该测试系统输入至该存储器元件。该存储器元件的记忆位置接着利用该地址而存取，且数据是同步于该时序信号而从该记忆位置串行式输出。

在本发明的一实施例中，指令是输入至该存储器元件以指明该存储器元件是执行读取指令或程序化指令。在另一实施例中，该指令更指明是否要该存储器元件执行一抹除指令。当该指令是一读取指令时，要执行该存取步骤与该输出步骤，且该方法更包括比较该串行式写入数据与一原始数据的步骤。另一方面，当该指令是一程序化指令时，该存取步骤接续着：同步于该时序信号而串行式输入一初始数据；以及将该初始数据程序化至该存储器元件内；该方法更包括比较该输出数据与一原始数据的步骤。

根据本发明的另一观点，提供一种串行式I/O测试方法，其由一测试系统所执行以测试一存储器元件，该存储器元件具有一第一接脚与至少一额外接脚。该测试方法包括下列步骤：通过该第一接脚而输入一时脉至该存储器元件；通过该额外接脚而输入一串行式地址至该存储器元件，其中该串行式地址同步于该时脉而输入。该方法接着进行：输入一指令至该存储器元件；以及当该指令是一读取指令时，同步于该时脉而从该额外接脚输出一串行式写入数据，其中该串行式写入数据相关于存于该存储器元件中的串行式写入数据。该方法更包括：当该读取指令已输入至该存储器元件时，比较该串行式写入数据与一原始数据。在一实施例中，该指令是通过该额外接脚着输入。在另一实施例中，该额外接脚包括一第二接脚与一第三接脚；其中，该串行式地址通过该第二接脚而输入，而该串行式写入数据从该第三接脚而输出。

当该指令是一程序化指令时，该测试方法包括：通过该第三接脚而串行式输入一初始数据的步骤，其中该初始数据同步于该时脉；将该初始数据程序化至该存储器元件内；以及通过该第三接脚将该程序化后的初始数据从该存储器元件输出，其中该程序化后的初始数据同步于该时脉而输出。该程序化后的初始数据可与一原始数据相比较。

该存储器元件更包括一第四接脚、一第五接脚与一第六接脚，且该方法更包括下列步骤：通过该第四接脚而输入一晶片致能信号至该存储器元件的步骤；通过该第五接脚而输入一输出致能信号至该存储器元件的步骤；以及通过该第六接脚而输入一写入致能信号至该存储器元件的步骤。

在上述观点中，本发明提供一种测试至少一个存储器元件的方法，其利用该存储器元件的串行式输入与输出通讯，其中该通讯是同步于施加至该存储器元件的一时脉。

附图说明

图1为公知技术的连接至并列I/O测试系统的存储器元件的方框图；

图2为根据本发明的实施例的连接至在半导体晶圆上的存储器元件IC的串行式I/O测试系统；

图3a与图3b为根据本发明的两个实施例的连接至已封装存储器元件的串行式I/O测试系统的方框图；

图4为连接至本发明的串行式I/O测试系统的待测DRAM的功能元件；

图5为根据本发明的串行式I/O测试系统的功能元件；

图6为根据本发明的实施例的测试单一存储器元件的流程图；

图7为根据本发明的串行式I/O测试系统所实施的单一存储器元件的“读取”指令测试的时序顺序；

图8为根据本发明的串行式I/O测试系统所实施的单一存储器元件的“程序化”指令测试的时序顺序；

图9为根据本发明的实施例的连接至在半导体晶圆上的多个存储器元件IC的串行式I/O测试系统；

图10为根据本发明的实施例的连接至多个封装过存储器元件IC的串行式I/O测试系统；

图11为根据本发明的实施例的测试多个存储器元件的流程图；

图12为根据本发明的串行式I/O测试系统所实施的多个存储器元件的“读取”指令测试的时序顺序；以及

图13为根据本发明的串行式I/O测试系统所实施的多个存储器元件的“程序化”指令测试的时序顺序。

17：并列I/O测试机台

19、19’、19”：存储器元件

21、23、26、28与30：导体

32、34、36、26、28与30：垫/接脚

35：额外接脚

37：时脉探针

38：半导体晶圆

40：负载机构

42：串行式I/O测试系统

44：探针

47：时脉探针

49：地址探针

50：串行式I/O探针

51：I/O探针

53：输出致能探针

55：晶片致能探针

57：写入致能探针

60：串行式I/O缓冲区

62：I/O门电路

64：行译码器

68：列译码器

70：时脉输入

73：处理器

75：形态发生器

77：时序发生器

79：整波器

81：形态比较器

84：缺陷存储器

87：读取指令

89：程序化指令

91：抹除指令

94：时脉信号

96：串行式输入周期

100：多余周期

102：数据输出周期

106：数据轮询模式

107、109、111、113：存储器元件

115、117、119、121：流程

具体实施方式

参考附图，图1连接至待测存储器元件19的传统并列I/O测试机台17。并列I/O测试机台17包括连接至存储器元件19的相关多个I/O接脚的探针或其它元件。在图1中，存储器元件19包括42个I/O接脚，其包括16输出接脚D0-D15，23个输入接脚D16-D38，一个写入致能接脚W，一个晶片致能接脚E与一个输出致能接脚O。存储器元件19一般包括额外接脚，比如，电源接脚。并列I/O测试机台17，经由导体21而连接至输入接脚D16-D38；经由导体23而连接至输出接脚D0-D15；经由导体26、28与30而连接至写入致能接脚W、晶片致能接脚E与输出致能接脚O。

如地址与数据信号的信号以并列方式经由导体21与23而通讯于存储器元件19与并列I/O测试机台17之间。比如，对“读取”测试，适当的晶片致能接脚E与输出致能接脚O必需经由导体21与23而由并列I/O测试机台17驱动。并列I/O测试机台17可通过以并列方式放置地址于导体21上而起动读取需求。响应于并列I/O测试机台17的读取需求，存储器元件19以并列方式输出16个位数据于16个输出接脚D0-D15上。如上述的通讯于存储器元件19的结果，并列I/O测试机台17必需架构成具有足够数量的探针以接口于存储器元件19的42I/O接脚D0-D38、W、E与O。更特别是，并列I/O测试机台17必需架构成具有42个或更多个探针以测试此存储器元件19。测试单一存储器元件的此种高数量探针将增加存储器元件的制造时间与成本。

图2为根据本发明的实施例的连接至在半导体晶圆38(如硅晶圆)上的存储器元件IC19’的串行式I/O测试系统42。负载机构40是由串行式I/O测试系统42延伸出，且包括多个探针44，其架构成建立足够接触至存储器元件19’的垫(或接脚)。负载机构40的探针44如所示般建立电性连接于第一垫32与至少一个额外垫。在此实施例中，额外垫包括第二垫34与第三垫36。如所示般，负载机构40更建立额外电性连接至存储器元件19’的第四垫26、第五垫28与第六垫30。图2的所有垫32、34、36、26、28与30包括单一晶圆的接触点，其仍位于半导体晶圆38上。

探针44接着回授至串行式I/O测试系统42。因此，在图2的实施例中，只利用6个或更少个探针44来将存储器元件19’电性连接至串行式I/O测试系统42以进行测试，其数量相比于图1的架构所需的42个连接相当程度的减少。虽然显示6个探针44，探针44的数量可减至更少，比如2个探针，只包括一个时脉探针与一个I/O探针。

存储器元件19’可在其制造过程测试于两个时间点。亦即，存储器元件19’可在其已制造但仍位于硅晶圆上的被测试，如图2所示；或其被封装后，如图3a与图3b所示。接脚与垫在此可交替使用，因为在此实施例中，这些名词本质上代表相同意义，“垫”用以于存储器元件仍在硅晶圆上，而“接脚”用于存储器元件已封装。如所述，存储器元件19’可包括随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、只读存储器(ROM)、一次程序化只读存储器(OPT ROM)、多次程序化只读存储器(MPT ROM)、可抹除式程序化只读存储器(EPROM)、电性可抹除式程序化只读存储器(EEPROM)、闪存或相似结构。

图3a为根据本发明的另一实施例的连接至已封装存储器元件19’的串行式I/O测试系统42的方框图。如所示，存储器元件19’包括经由导体而连接至串行式I/O测试系统42的接脚。在图3a中，存储器元件19’已封装，且以最终形成的晶片来接受串行式I/O测试系统42的测试。存储器元件19’包括第一接脚32与至少一个额外接脚。在此实施例中，额外垫包括第二接脚34与第三接脚36。如所示般，存储器元件19’系更包括第四接脚26、第五接脚28与第六接脚30。在此实施例中，真实接脚32、34、36、26、28与30为原始存储器元件的I/O接脚。因此，接脚32、34、36、26、28与30可当成存储器元件19’的传统I/O接脚，直到串行式测试模式是由串行式I/O测试系统42所起动，其中至少两个接脚，在此实施例为所有接脚32、34、36、26、28与30动作以便利串行式I/O测试系统42的测试。如所示般，接脚32、34、36、26、28与30分别经由I/O探针51、地址探针49、时脉探针47、写入致能探针57、晶片致能探针55、与输出致能探针53而连接至串行式I/O测试系统42。

图3b为另一实施例，其中串行式I/O测试系统42包括时脉探针37与一个额外探针，在此例为串行式I/O探针50。在此实施例中，串行式I/O探针50本质上执行相同于I/O探针51与地址探针49的合并功能。图3b的存储器元件19’包括第一接脚32与额外接脚35，在此例中本质上执行相同于第二接脚34与第三接脚36的功能。

DRAM元件19”的数个功能元件的简化说明，其为连接至本发明的串行式I/O测试系统42以接受测试，显示于图4中。在此实施例中，存储器地址的位置分成列地址与行地址，如公知般。

地址，可能包括列地址与行地址，是由图3a的串行式I/O测试系统42的地址探针49输入至存储器元件19”的串行式I/O缓冲区60。由地址探针49所传来的地址同步于时脉探针47的时脉信号，且时脉信号47被存储器元件19”的时脉输入70接收以进行存储器元件19”的同步化。在此实施例中，地址探针49所传来的地址中的列地址由列译码器68所译码，其接着激活相关于列地址的字符线。列译码器68所传来的信号在经由I/O门电路62并送到串行式I/O缓冲区60之前，可由一放大电路(未示出)所放大。行地址是由行译码器64所译码，并经由I/O门电路62并送到串行式I/O缓冲区60。因此，测试中的地址内容位于存储器元件19”内以做为后续输出。有问题的地址的内容由串行式I/O缓冲区60输出，以串行式及同步于输入至时脉输入70的时脉信号方式，输入至串行式I/O测试系统42的I/O探针51。

图5为根据本发明的串行式I/O测试系统42的功能元件。串行式I/O测试系统42的内部功能元件可利用已知电路设计与工程原则来改变，只要，所得的串行式I/O测试系统42能测试使用同步于时序信号的串行式地址与串行式I/O信号的存储器元件。在此实施例中，处理器73是用以串行式I/O测试系统42的操作。处理器73提供一形态(pattern)信号，其送至形态发生器75。形态发生器75接着加入时序数据与波形数据，并将些项目依序送至时序发生器77与整波器79。对某些要根据既定形态而通讯至待测存储器元件19’的数据信号(比如，地址与初始数据)而言，整波器79的输出将同步于送至存储器元件19’的时脉信号。

形态、时序与波形数据也送至形态比较器81。上述的测试数据通过整波器79，并送至存储器元件19’。在读取例中，读取顺序是由整波器79输出，以使得存储器元件19’来从存储器位置输出串行式数据。由存储器元件19’所输出的串行式数据接着相比于形态比较器81的形态信号。如果受测试的数据使得测试失(比如，所读的串行式数据不同于预期或原始数据)，则此缺陷地址存于缺陷存储器84以更一进处理。

图6为根据本发明的实施例的测试单一存储器元件的流程图。要由图3a的串行式I/O测试系统42执行的此方法，开始于步骤301，其将由时脉探针47传来的时脉信号输入至存储器元件，通过第一接脚32，接脚32为一时脉输入接脚。如图7所示，为根据本发明的串行式I/O测试系统42所实施例的单一存储器元件的“读取”指令测试的时序顺序，时脉信号94用以同步化。

在步骤303，串行式地址通过为地址接脚的第二接脚34，由地址探针49输入至存储器元件19’。再次参考图7，串行式地址同步于时脉信号94。在此例中，串行式地址包括相关于20个时脉周期的二十个地址位(A19、A18…A0)，各周期持续50ns，但这些值可被改变。此20个周期底下将称为串行式输入周期96。每次时脉信号94变高(逻辑值由0变1)，输入地址位。当时脉信号94为高电位的输入信号时，时脉周期分成上升时间与保持时间。上升时间相关于时脉信号94变成高电位前的时期，而保持时间在时脉信号94变成高电位后的时期。在此，各地址位的时期包括上升时间与保持时间。因此，可确认，地址串行式同步输入于时脉周期。

对公知此技术者而言，其可能于时脉信号94变为低电位(逻辑值由1变0)时来输入信号，此实施方式与其它可能变化视为在本发明的范围内。同步于上升时脉信号的输入与输出，为实施例之一，因而不该视为限制。同步于时脉信号的其它信号或数据，如所述般输入或输出，动作且随着时信号而定时，其等效于串行式地址输入。

本实施例包括20个地址位，其允许2＾20个地址。在传统测试系统中，各地址位相关于单一地址接脚。因此，对20个位的地址而言，需要20个接脚。根据本发明，在测试时，相同的20个位地址或任意地址所需的地址接脚减为1个。在此实施例中，单一时脉周期用于各地址位。

指令是由串行式I/O测试系统42输入至存储器元件19’于步骤305中。如先前般，此指令可由串行式I/O测试系统42的I/O探针51输入至存储器元件19’的第三接脚36(其为I/O接脚)。在此方法中，此三个可能的指令包括读取指令87，程序化指令89与抹除指令91。当执行读取指令87时，此方法跳至步骤307。当执行程序化指令89时，此方法跳至步骤309；当执行抹除指令91时，此方法跳至步骤315。

因为指令、数据输入与数据输出信号全都分享第三接脚36，各种操作最好依时间分布。再次参考图7，时脉周期t₂₁～t₂₃用以决定要执行哪一个指令。各指令同步于时脉信号且相关于特别时脉周期位置。比如，如果时脉周期t21相关于读取指令87，则如果在t₂₁时，第三接脚36接收“1”值，则待执行的指令为读取指令87，且此方法接续至步骤307。用以发出指令的三个时脉周期在此称为指令周期98。

在发出读取指令87后，使用三个时脉周期，其称为多余周期或多余管线100。多余周期不含括要发至管线的信号。多余周期100用以同步化。不利用多余周期100，信号将可能无法同步于时脉周期，且串行式I/O测试系统42将停止通讯于存储器元件19’。

当已执行的指令为读取指令87时，在存储器元件19’中的数据为根据在串行式输入周期96时输入至第二接脚34的地址A19、A18…A0位。该些数据，一般包括以串行式方式来同步于时脉信号94而先前写入至(程序化)至存储器元件19’的数据，经由第三接脚36而输出至串行式I/O测试系统42。此输出过程显示于图7，其中该数据同步于时脉信号94而输出。在此例中，此数据输出为16位值(D0，D1…D15)，使得16个时脉周期为用以从存储器元件19’输出该值。这些时脉周期可称为数据输出周期102。

由图6与图7可看出，本例的整个读取过程，由地址输入(步骤303)至存储器内容输出(步骤307)，需要42个时脉周期，包括20个串行式输入周期96，三个指令周期98，三个多余周期100与16个数据输出周期102。

继续参考图6，当选择程序化指令89时，初始数据为串行式输入至存储器元件19’，通过第三接脚36，于步骤309/此串行式初始数据同步于时脉信号94而输入，如图8所示。因为在此例中，数据为16位，16个时脉周期用以输入数据。这些周期，如图8所示，称为数据输入周期104。在输入串行式初始数据后，其接着程序化至存储器元件中(步骤311)。此过程伴随着使用串行式程序脉冲。在各程序脉冲中，在此例中持续3.5微秒或70个时脉周期，存储器元件19’进入数据轮询模式106。在此数据轮询模式106中，正被程序化的存储器位置，其相关于已在存储器元件19’的串行式输入周期96时输入至第二接脚34的地址A19，A18…A0位，被监测以轮询位信号。此信号显示当存储器位置已从其初始值(1或0)切换至其最终值(0或1)。当此切换发生时，轮询位信号通过第三接脚36而同步于时脉来输出至串行式I/O测试系统42。在此例中需要程序脉冲以将存储器值从1切换至0，或从0切换至1。16个时脉周期由轮询位信号所消耗，已写入的各数据位则消耗一个时脉周期。存储器位置利用串行式初始数据而程序并被验证。

在此例中，程序过程总共需要54个时脉周期，包括20个串行式输入周期96，三个指令周期98，16个串行式输入周期104与轮询位信号的16个数据输出周期。因为10程序脉冲，35微秒，也用于存储器元件的实际程序化。因此，上述实施例的过程实际花费755时脉周期。

在步骤315中，一旦接收到抹除指令91，相关于存储器元件19’的第二接脚34所接收的地址所相关的存储器位置所存的数据被抹除。抹除存储器元件19’的存储器位置所需时间与进行此的方法本质上相似于程序指令。其中一个差异是，在数据输入周期104期间，可输入空白值。一旦存储器内容已被抹除，其通过第三接脚36以同步于时脉信号的方式来输出，相似于程序模式的轮询位信号106。

步骤319在步骤307、313与317之后。在步骤319中，输出数据相比于存于串行式I/O测试系统42中的标准数据。比如，当读取指令87执行于步骤307中时，输出数据，其较好包括串行式写入数据，相比于存于串行式I/O测试系统42中的初始数据(比如，在形态比较器81中)，以确认读取过程正确，以及先前写入及现今读取的存储器地址为无缺陷的。以另一例，在程序指令89执行于步骤309至311，必需相关于串行式初始数据的输出数据相比于存于串行式I/O测试系统42串行式初始参考数据，以确认所写入的存储器地址无缺陷。当在步骤315与317中执行抹除指令91时，输出数据，其必需为串行式写入数据且特别是具有抹除状态的数据，相比于标准数据以决定是否存储器地址的内容已被抹除。

如上述，存储器元件19’也包括如第2与3图所示的一写入致能接脚，一晶片致能接脚与一输出致能接脚。因此，此串行式I/O测试方法可更包括：将写入致能信号通过第四接脚26而送至存储器元件19’，将晶片致能信号通过第五接脚28而送至存储器元件19’与将输出致能信号通过第六接脚30而送至存储器元件19’的步骤。

对另一实施例而言，上述的串行式I/O测试系统可实施成来同时测试多个存储器元件。图9显示一串行式I/O测试系统42，其通过多个探针44而接触于第一存储器元件107、第二存储器元件109、第三存储器元件111至第n个存储器元件113。各存储器元件具有一第一垫32、一第二垫34、一第三垫36，以及额外的一第四垫26、一第五垫28与一第六垫30，且可架构成相似于上述的存储器元件19’与19”。存储器元件并列地测试，因此测试八个存储器元件所花的时间不会长于测试一个存储器元件所花的时间。因为各存储器元件包括三个(或比如，2个或6个)垫，包括48个探针的测试系统能以并列方式一次测试至少八个存储器元件。可利用更多或更少个探针来同时测试更多或更少个存储器元件。

图10显示连接至第一存储器元件107、第二存储器元件109、第三存储器元件111至第n个存储器元件113的串行式I/O测试系统42，其与图9的不同处在于，该存储器元件以封装形式出现。因而，接触点为接脚，而非垫。存储器元件的架构与操作相似于参考图2～图8的上述存储器元件19’与19”。

并列地测试多个存储器元件的串行式I/O方法显示于图11。测试多个存储器元件的方法开始于步骤299，其中串行式I/O测试系统42侦测其所连接的存储器元件的数量。在此实施例中，串行式I/O测试系统42连接至n个存储器元件。在某一实施例中，n＝8。当侦测到n个存储器元件时，串行式I/O测试系统42接着开始步骤300，其中其是询问各连接的存储器元件，并等待，直到在送出时脉信号时，所有元件彼此同步。在一变化实施例中，步骤300可通过将所连接的存储器元件间的信号时序，比如时脉、地址、指令及/或轮询信号动作同步，以完成将串行式I/O测试系统42同步于所连接的存储器元件。测试系统接着同时进行第一元件的流程115、第二元件的流程117、第三元件的流程119与第四元件的流程121。各存储器元件的各别测试程序是相同的。

图12的时序图描绘本发明的测试方法的读取指令以同时测试多个存储器元件。第一存储器元件107、第二存储器元件109、第三存储器元件111至第n个存储器元件113并列地测试，其中在此例中，n＝8。如所示般，对各存储器元件19’而言，串行式输入周期96、指令周期98、多余周期100与轮询位信号106较好同时出现。相似地，图13显示当本发明测试方法的程序化指令同时应用至多个存储器元件19’时的时序图。在程序化与抹除的操作模式中，在继续步骤319之前，串行式I/O测试系统42较好等待到所有存储器元件已接收轮询位信号。一旦所有存储器元件根据较佳实施例而将必要的轮询位信号往前送，其一起进入步骤319。

对公知此技者而言，传统测试元件的读取程序的测试时间是每个待测元件(DUT)约300ns。当使用本发明，此测试时间对DUT而言约42个时脉周期，如上述般，在每个时脉信号为50ns的情况下，测试时间对单一元件等于2100ns。现在，当本发明(利用48接脚)来并列地测试8个存储器元件时，测试时间仍为2100ns，使得各DUT的测试时间为2100ns的1/8或262.5ns。对使用相同探针数量(比如48)或相似探针数量(比如42)的传统并列I/O测试机台来测试八个元件而言，其将花费2400ns，因为此八个存储器元件必需一次只能测试一个。如传统测试机台具有8倍数量的接脚，其的确在能各DUT的测试时间为300ns的情况下来测试所有的八个存储器元件。然而，如果本发明的m测试系统也具有8倍的接脚数量，或说384个接脚，其在各DUT的测试时间为32.8ns的情况下，能一次测试64个元件，相较于具相同接脚数量的公知测试机台而言，各DUT的测试时间为300ns。

甚至，对公知此技者而言，利用传统测试机台的程序化程序的测试时间为各元件的500ns(对程序化过程)与35us(对使用10个程序化脉冲的实际程序化而言)的总和，每个DUT的测试时间为35.5us。当利用本发明来进行程序化程序时，测试时间约各DUT为755个时脉周期，在一时脉信号为50ns的情况下，此测试时间等于37.75us。当利用本发明(使用48个接脚)来并列地测试8个存储器元件时，测试时间仍为37.75us，使得各DUT的测试时间为其1/8，或4.72u。对使用相同探针数量(比如48)或相似探针数量(比如42)的传统并列I/O测试机台，要测试八个元件，需花284us，因为8个存储器元件必需一次测试一个。如果如传统测试机台具有8倍数量的接脚，其的确在能各DUT的测试时间为35.5us的情况下来测试所有的八个存储器元件。然而，如果本发明的m测试系统也具有8倍接脚数量，或说384个接脚，其可各DUT的测试时间为0.59us的情况下来一次测试64个元件，相较于具相同接脚数量的公知测试机台而言，各DUT的测试时间为35.5u串行式。因此，本发明本质上可减少测试时间。

公知此技术者可知，本发明的方法有利于存储器元件的有效测试，其使用串行式I/O通讯与输入/输出同步于定时信号。虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。比如，串行式I/O测试系统可具有一个以上的实体位置来测试存储器元件，其中，比如，串行式I/O测试系统可具四个部位，各部位包括48个探针以有利于同时测试32个存储器元件。

Claims (31)

1.一种串行式输出入测试方法，其由一测试系统所执行以测试一存储器元件，该存储器元件具有一第一接脚与至少一额外接脚，其特征是，该测试方法包括下列步骤：

通过该第一接脚而输入一时脉至该存储器元件；

通过该额外接脚而输入一串行式地址至该存储器元件，其中该串行式地址同步于该时脉而输入；

输入一指令至该存储器元件；以及

当该指令是一读取指令时，同步于该时脉而从该额外接脚输出一串行式写入数据，其中该串行式写入数据相关于存于该存储器元件中的串行式写入数据。

2.如权利要求1所述的测试方法，其特征是，

该额外接脚为一第二接脚；以及

该方法更包括比较该串行式写入数据与一原始数据的步骤。

3.如权利要求1所述的测试方法，其特征是，更包括下列步骤：

当该指令是一程序化指令时，通过该额外接脚而串行式输入一初始数据，其中该初始数据同步于该时脉；

将该初始数据程序化至该存储器元件内；以及

通过该额外接脚将该程序化后的初始数据从该存储器元件输出，其中该程序化后的初始数据同步于该时脉而输出。

4.如权利要求3所述的测试方法，其特征是，更包括比较该程序化后的初始数据与一原始数据的步骤。

5.如权利要求1所述的测试方法，其特征是，更包括下列步骤：

当该指令是一抹除指令时，将存于该存储器元件内的数据抹除的步骤；以及

通过该额外接脚而从该存储器元件输出一串行式写入数据，其中该串行式写入数据相关于存于该存储器元件中且应该因为该抹除指令而被抹除的串行式写入数据。

6.如权利要求5所述的测试方法，其特征是，

该额外接脚包括一第二接脚与一第三接脚；

该串行式地址通过该第二接脚而输入。

该串行式写入数据从该第三接脚而输出；以及

该测试方法更包括分析该串行式写入数据的步骤。

7.如权利要求6所述的测试方法，其特征是，该存储器元件更包括一第四接脚、一第五接脚与一第六接脚，且该方法更包括下列步骤：

通过该第四接脚而输入一晶片致能信号至该存储器元件的步骤；

通过该第五接脚而输入一输出致能信号至该存储器元件的步骤；以及

通过该第六接脚而输入一写入致能信号至该存储器元件的步骤。

8.一种测试方法，其特征是，包括下列步骤：

提供一存储器元件与一时序信号的步骤；

串行式输入一地址至该存储器元件的步骤，其中该地址同步于该时序信号而输入；

输入一指令至该存储器元件的步骤；

分析该指令的步骤；

一旦该指令分析为一读取指令时，利用该地址而存取该存储器元件的一存储器位置的步骤；以及

一旦该指令分析为一读取指令时，同步于该时序信号而从该存储器位置输出数据的步骤。

9.如权利要求8所述的测试方法，其特征是，从该存储器位置输出数据的该步骤包括同步于该时序信号而从该存储器位置串行式输出数据的步骤。

10.如权利要求9所述的测试方法，其特征是，提供一存储器元件与一时序信号的该步骤，接着，输入该时序信号至该存储器元件的步骤。

11.如权利要求10所述的测试方法，其特征是，输入该时序信号的该步骤包括：从该测试系统输入一时脉信号至该存储器元件的步骤。

12.如权利要求11所述的测试方法，其特征是，从该存储器位置串行式输出数据的该步骤包括：从该存储器位置将先前串行式写入至该存储器位置的数据串行式输出的步骤。

13.如权利要求12所述的测试方法，更包括：比较该串行式输出数据与一原始数据的步骤。

14.如权利要求12所述的测试方法，其特征是，：

提供一存储器元件的该步骤包括：提供包括一第一输入、一第二输入与一第三输入/输出的一存储器元件的步骤；

该时脉信号通过该第一输入而输入至该存储器元件；

该地址通过该第二输入而输入至该存储器元件；以及

该数据通过该第三输入/输出而从该存储器元件输出。

15.如权利要求14所述的测试方法，其特征是，提供一存储器元件的该步骤包括：提供包括一OPT ROM、一MTP ROM、一EPROM与一闪存的一存储器元件的步骤。

16.如权利要求14所述的测试方法，其特征是，输入一指令至该存储器元件的该步骤包括：通过该第三输入/输出而输入一指令至该存储器元件的步骤。

17.如权利要求14所述的测试方法，其特征是，一旦分析出该指令至一程序化指令时，分析该指令的该步骤接续着下列步骤：

同步于该时脉信号而串行式输入至该存储器元件；

将该初始数据程序化至该存储器元件内，该存储器位置相关于该地址；

利用该地址而存取该存储器位置；以及

同步于该时脉信号而从该存储器位置输出数据。

18.如权利要求17所述的测试方法，更包括比较该输出数据与一原始数据的步骤。

19.如权利要求14所述的测试方法，其特征是，一旦分析出该指令是一抹除指令时，分析该指令的该步骤接续着下列步骤：

将存于该存储器元件内的数据抹除，该存储器位置相关于该地址；

利用该地址而存取该存储器位置；以及

同步于该时脉信号而从该存储器位置输出数据。

20.如权利要求19所述的测试方法，更包括分析来自于该存储器位置的输出数据的步骤。

21.如权利要求14所述的测试方法，其特征是，该存储器元件更包括一第四输入、一第五输入与一第六输入，该方法更包括下列步骤：

通过该第四输入而输入一晶片致能信号至该存储器元件的步骤；

通过该第五输入而输入一输出致能信号至该存储器元件的步骤；以及

通过该第六输入而输入一写入致能信号至该存储器元件的步骤。

22.一种串行式输出入测试方法，其执行于一测试系统中以测试一存储器元件，其特征是，该方法包括下列步骤：

从该测试系统输入一时序信号至该存储器元件；

串行式输入一地址至该存储器元件，该地址从该测试系统同步于该时序信号而输入至该存储器元件；

利用该地址而存取一存储器位置；以及

同步于该时脉信号而从该存储器位置输出数据。

23.如权利要求22所述的串行式输出入测试方法，其特征是，更包括输入一指令至该存储器元件的步骤。

24.如权利要求23所述的串行式输出入测试方法，其特征是，

该存取步骤与该输出步骤执行于当该指令是一读取指令时；

当该指令是一读取指令时，在该输出步骤中所输出的该输出包括串行式写入数据；

当该指令是一读取指令时，该方法更包括比较该串行式写入数据与一原始数据。

25.如权利要求23所述的串行式输出入测试方法，其特征是，

当该指令是一程序化指令时，该存取步骤接续着下列步骤：

(a)同步于该时序信号而串行式输入初始数据至该存储器元

件的步骤；以及

(b)程序化该初始数据至该存储器元件中；以及

该方法更包括比较该输出数据与一原始数据的步骤。

26.一种并列存储器元件，其包括复数I/O接脚以方便于该并列存储器元件与一外部元件在该存储器元件的一标准操作模式下的并列通讯，其特征是，在一测试模式下，该并列存储器元件的某一接脚是输入一时脉信号且该并列存储器元件的另一接脚是同步于该时脉信号而利用一外部存储器测试元件来执行串行式I/O操作。

27.如权利要求26所述的并列存储器元件，其特征是，在该测试模式下时，该另一接脚是同步于该时脉信号而串行式输入地址信号。

28.如权利要求27所述的并列存储器元件，其特征是，在该测试模式下时，该另一接脚是同步于该时脉信号而串行式输出信号，该数据信号是相关于由该串行式输入地址信号所指示的存于并列存储器元件的存储器单元中的数据。

29.如权利要求28所述的并列存储器元件，其特征是，该些I/O接脚包括该某一接脚与该另一接脚。

30.如权利要求28所述的并列存储器元件，其特征是，该另一接脚包括：

一接脚，其在该测试模式下，同步于该时脉信号而串行式输入该地址数据；以及

一接脚，其在该测试模式下，同步于该时脉信号而串行式输出该数据信号。

31.如权利要求30所述的并列存储器元件，其特征是，该些I/O接脚包括该某一接脚与该另一接脚。

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