CN1435007A - Mos大薄层电阻器的方法和装置 - Google Patents
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Abstract
公开了一种方法和装置，用来提供具有大的薄层数值的高度线性电阻，在或漏或源必须工作于电路轨线附近时，并用来在常规CMOS工艺中实现电阻器。因此，五端分布MOS电阻器器件(图中的52)包括漏端(耦合到Vout的节点)、源端(耦合到二极管60的节点)、以及排列在漏端与源端之间的沟道区。本体端(耦合到地)邻近沟道区。第一栅端(Gs)邻近源端，而第二栅端(Gd)邻近漏端。最后，电阻性材料的栅区(电阻器)被排列在第一栅端与第二栅端之间，当电压被施加到第一栅端和第二栅端时，栅区上的电压降沿沟道区中电沟道的长度被均匀地分布。
Description
背景
本发明一般涉及半导体器件，更具体地说是涉及在电路设计中用常规CMOS元件来提供大薄层电阻的方法和装置。
模拟集成电路中有一些应用，例如集成的光电转换器，要求大电阻。借助于用反馈回路中的电阻器将光电二极管连接到运算放大器的求和点，能够实现光电转换器。为了用光电二极管产生的非常微弱的电流来产生可用的信号，需要大的反馈电阻器。
在集成电路中，通常用相同于用来制造电路中有源器件(例如晶体管)的层来构成电阻器。在CMOS电路中，通常用于电阻器的层是多晶硅层(例如用于MOS器件的栅的)、扩散层(例如用于MOS器件的源/漏的)、或N阱(例如用来将PMOS器件隔离于P型衬底的)。
借助于在电阻层中确定几何形状(例如矩形或螺旋形)并接触特定几何形状的二端，已经常规地实现了电阻器。电阻器的数值有下式给定：
电阻＝(长度/宽度)×薄层电阻
从上式可见，电阻器的面积正比于电阻器的数值并反比于电阻材料的薄层电阻。但应该指出的是，几何形状被制造工艺限制于最小宽度。因此，宽度不能做得任意小，以便获得大的电阻。而且，由于制造工艺的宽度变化，故具有最小宽度尺寸的电阻器的电阻变化更大。而且，所有的集成电路(IC)电阻器都具有由随电阻器长度平方增大的寄生电容引起的高频损耗。
成本低的CMOS制造工艺中的薄层电阻是比较低的，这意味着大数值的电阻器要求大的面积。例如，在用50欧姆/□多晶硅的1(1)微米CMOS制造工艺中实现的1(1)兆欧姆的电阻器，将大约占据100,000平方微米。利用这种1微米CMOS制造工艺，数十兆欧姆的电阻是不实际的，起码是成本很高的。
因此，集成电路中的大薄层电阻常规地必然伴有额外的工艺步骤。在标准的硅工艺中，通常借助于多晶硅层的选择性掺杂，或借助于淀积诸如SiCr的薄膜电阻器，能够获得大的薄层电阻。即使利用这些外加的工艺步骤，模拟电路的可实现的薄层电阻通常也被限制到500-2000欧姆/□。
此外，有可能使用工作于所谓“线性”区的MOS晶体管作为电阻器。Yannis Tsividis1982年在国际固体电路会议上报告采用这一技术的滤波器电路时公开了以这种具有严格控制的容差的方式利用MOS器件的技术。虽然这一技术获得了比较大的电阻值，但此技术要求全微分电路，而且不能够在负轨线运行。从那时起，文献中已经报道了大量有关微分电路应用中的MOS电阻器的工作。
在论文Tsividis，six-Terminal MOSFET’s：Modeling andApplications in Highly Linear，Electonically TunableResistors，the Journal of Solid State Circuits，1997年1月中，描述了采用单端(与微分构造相反)PMOS电阻器的一种方法。现参照图1，示出了一种单端PMOS电阻器10。对于此PMOS电阻器，对源12和漏14、栅的源端和漏端(16，18)、以及N阱的源端和漏端(20，22)进行了连接。此六端子MOS器件可以被认为是无限数目的串联无限短器件。
在一个例子中，漏到源的电压(Vds)被取样并经由辅助电路(未示出)被反馈到栅端子和阱端子，致使分布的栅电压和阱电压跟踪漏到源的电压。换言之，从节点Gd到Gs以及从Wd到Ws的电压被控制成相同于从D到S。此外，从节点Gs到节点S的电压高得足以使器件工作于线性区。描述这一情况的方程是：
V(Gs)＝V(S)+调节电压 (1)
V(Gd)＝V(Gs)+V(D)-V(S) (2)
V(Ws)＝V(S) (3)
V(Wd)＝V(D) (4)
关于上面所述，阱端未被直接连接到源端和漏端，而是被缓冲源电压和漏电压的放大器(未示出)驱动。
在图1的构造中，各个无限小器件的栅到源的电压以及源到本体的电压准确地随漏到源的电压增大。从经典的MOS电流方程容易显示出各个元件的电阻，因而也是整个分布器件的电阻，在Vds增加时保持恒定。
要指出的是，上述的六端子MOS技术能够被用来获得具有大的薄层数值的高度线性电阻。但当漏或源二者之一由于相应的栅处的电压可能必须低于轨线而必须工作于电路的负轨线或其附近时，此构造不适合于在常规N阱工艺中实现电阻器。(在P阱工艺中有相反的论据)。为了图1的构造能够工作于轨线或轨线附近，可能需要耗尽型器件。但在标准CMOS工艺中无法得到耗尽型器件。因此，六端MOS电阻器不适合于单端，以地为参考的应用。
参照图2和3，示出了用于在NMOS工艺中实现的光电转换器24中的二极管26。此光电转换器24采用P-外延层/P+衬底的N阱结构二极管26作为光电二极管。为了最小化热漏电流，希望图2的光电二极管26工作于0偏压下。如图3所示，借助于将二极管26的阴极连接到其非倒相输入连接到衬底的运算放大器28的求和点，实现了这一点。注意，运算放大器的求和点工作于与衬底相同的电位下。因此，六端PMOS器件不能够被用作图3应用的反馈电阻器30。
因而需要一种方法和装置来提供具有大的薄层数值的高度线性电阻，并在漏或源二者之一必须工作于电路轨线或其附近时用来在常规CMOS工艺中实现电阻器。
概述
公开了一种方法和装置，用来提供具有大的薄层数值的高度线性电阻，并当或者漏或者源必须工作于电路轨线或其附近时用来在常规CMOS工艺中实现电阻器。
根据本发明的一个实施方案，五端MOS电阻器件包括漏端、源端、单的本体端、第一栅端以及第二栅端。第一栅端邻近于器件的源端，而第二栅端邻近于器件的漏端。而且，栅端由电阻性材料组成，致使当电压被施加到第一和第二栅端时，栅端上的电压降沿MOS电阻性器件的电沟道长度被平均地分配。
附图的简要说明
图1示出了常规的六端MOSFET；
图2示出了常规的N阱二极管；
图3示出了实现0偏置光电转换器的常规电路；
图4示出了具有根据本发明一个实施方案的五端MOS反馈电阻器的光电转换器；
图5示出了用来建立MOS电阻器的薄层电阻的概念性电路设计；
图6示出了根据本发明一个实施方案的MOS电阻器调节电路；
图7示出了根据本发明另一个实施方案的具有温度补偿的MOS电阻器调节电路；
图8示出了采用根据本发明的五端分布MOS反馈电阻器的光电转换器的另一个实施方案；
图9示出了根据本发明另一个实施方案的具有T形网络反馈机制的光电转换器；而
图10-27示出了根据本发明一个实施方案的用于MOS电阻器调节电路中MOS电阻器一种应用的电路示意图。
实施方案的描述
现在参照图4，改进了的光电转换器50包括根据本发明一个实施方案的五端MOS反馈电阻器52。五端MOS反馈电阻器52的各个MOS器件表示一种无限数目的无限小器件。借助于以规定的方式控制节点Gs和Gd(54，56)处的电压而建立了MOS电阻器的薄层电阻。亦即，节点Gs(54)处的控制电压被控制，以便当Vout(58)为0且Gs(54)处的电压相同于Gd(56)处时，MOS电阻器52的电阻为目标数值。此处将阈值电压与Gs处电压之间的电压差称为Vgst。当希望大的薄层电阻时，此电压差典型为几百毫伏。下面描述用来产生Gs和Gd的控制电压的说明性电路。
当光电流通过光电二极管60流到衬底时，放大器62的输出Vout(58)变到正。以非0的Vout，无限小MOS器件用作分配电压的分压器，且求和点右边的器件栅到源电压降低，增大了器件的电阻。此外，这些无限小器件的源到本体电压也增大，由于通常称为本体效应的作用而引起相应器件的阈值电压增大。此本体效应引起相应器件元件的电阻更加增大。
借助于根据下面的方程使Gd处的电压等于V(Gs)加上Vout的比例数值，能够补偿电阻的增大：
V(Gd)＝V(Gs)+K*Vout (5)
其中K是常数。借助于设定K＝1，能够补偿由Vgs的降低所引起的电阻增大部分。但本体效应是电阻增大的一个额外的来源，故必须使K大于1。借助于使K大于1，栅与沟道之间的电场随Vout的增大而提高，引起沟道中载流子迁移率下降，又增大电阻(三阶)。
本体效应和迁移率调制是非线性现象，且无法利用恒定数值的K来准确地补偿。但借助于适当地选择K，本实施方案的方法能够被用来在0-1V的Vds范围内产生线性误差远远在1％以下并具有数十千欧姆/□薄层电阻的五端MOS电阻器。因此，通过本发明的方法能够得到的薄层电阻比用要求额外工艺步骤的常规大薄层电阻器通常得到的高一个数量级以上。
现在参照图5，调节电路70如下建立Vgst的规定设定值和MOS电阻器的相应薄层电阻。反馈回路促使放大器A1(72)的二个输入处于相同的电压。若此电压与M1(74)的Vgst相比非常小，则M1(74)的输出电阻Rds等于R1(76)的数值乘以电流比率I1/I2。因此，M1的薄层电阻正比于R1的薄层电阻。电阻器R1能够用诸如多晶硅的常规电阻材料加以实现。在普通CMOS工艺中，多晶硅通常被控制到初始值的±20％，并具有可预见的温度系数。
借助于明智地选择器件尺寸和电流比率，M1的薄层电阻能够被设定为非常大的数值。在一个给定的CMOS集成电路芯片上，相同的MOS器件的电学性质将非常相似。假设完全相同的几何形状和非常低的Vds，则M2(78)的电阻将非常相似于M1(74)的电阻。
在图5的电路中，M1(74)的Vds必须比Vgst小得多，以便M1很好地进入线性区。以几百毫伏的Vgst，M1(74)的Vds应该至多在10-20毫伏左右，这与用来实现A1(72)的实用运算放大器的输入偏移电压可比拟。因此，图5的电路可能不实用。偏移误差会引起被调节的薄层电阻的明显误差。图6示出了克服这一问题的一种电路。
图6示出了根据本发明一个实施方案的MOS电阻器调节电路80。在此调节电路中，先前图5电路的M1(74)被一串MOS器件M1-MN代替(通常在图6中用参考号82表示)。这些MOS器件的各个栅被连接到电压分压器RG1-RGN-1(通常在图6中用参考号84表示)。电流源I3(86)正比于电流源I1(88)和I2(90)并成比例，使MOS串82中各个元件的Vds大致等于漏到源电压。(注意电阻器RG1-RGN-1上的电压降大于相应各个MOS器件上的电压降，以便补偿本体效应。)
在图6的电路中，MOS串82上的总电压降比可能被用来实现A192的实用放大器的偏移电压大得多。因此，有效地消除了对偏移误差的敏感性。
被图6电路调节了的MOS电阻器的薄层电阻将跟踪R194的薄层电阻。在普通CMOS电路中，电阻器的温度系数范围是从多晶硅的大约600ppm/℃到N阱的大约6000ppm/℃。注意，利用普通CMOS电路，温度系数为正。根据本发明的一个实施方案，有可能利用温度系数的差别来产生具有平坦或均匀的负温度系数的MOS电阻器。如图7所示，借助于将电阻器R3(96)加入到图6的调节电路，能够获得平坦或负温度系数。
图7示出了根据本发明另一个实施方案的具有温度补偿的MOS电阻器调节电路80a。在图7所示的电路中，R1(94)是在温度系数比较低(600ppm/℃)的多晶硅中实现的，而R3(96)是在温度系数高得多(6000ppm/℃)的N阱电阻器中实现的。借助于恰当地选择R1(94)和R3(96)的数值以及MOS串82的大小，能够使被调节了的MOS电阻器的温度系数明显地低于标准CMOS多晶硅电阻器单独的温度系数。
现在参照图8，图7调节电路80a的输出Vg(98)被连接到跨阻抗放大器50的分布MOS反馈电阻器52的节点Gs(54)。图8包括根据本公开物的一个实施方案的用来产生节点Gd(56)的控制电压的额外电路100。
现在考虑与大数值反馈电阻器相关的频率效应。模拟集成电路设计领域熟练人员众所周知，衬底和其它层的寄生电容使电阻器像低通滤波器那样工作。这被说明如下：
R＝(L/W)*Rs (6)
其中R是电阻器的电阻，L是长度，而W是宽度，且Rs是用来实现电阻的材料的薄层电阻。电阻器的总寄生电容由下式给定：
C＝Cp*L*W (7)
其中Cp是每单位面积电阻器的寄生电容。电阻器带宽的一级近似由下式给定：
fc＝2/(R*C*π) (8)
fc是-3dB截止频率。但：
R*C＝(L/W)*Rs*L*W*Cp (9)
R*C＝Rs*Cp*L2 (10)
fc＝2/(π*Rs*Cp*L2) (11)
因此，截止频率大致反比于电阻器长度的平方。注意，截止频率与宽度无关，因而与电阻器的数值无关。对于以传统方式实现的数值非常大的电阻器(例如大约50兆欧姆)，截止频率可能低达几百赫兹。
从公式(6)、(7)、(8)和(11)，截止频率现在能够被表示为：
fc＝2*(Rs/Cp)/(R2*W2*π)
上述公式表示，对于给定的电阻值R和宽度W，只有借助于提高Rs对Cp的比率才能够提高带宽。在MOS电阻器中，寄生电容被栅到沟道的电容主导。在各个绝对项中，栅到沟道的电容比之常规CMOS电阻器(例如多晶硅)的寄生电容来说是非常大的。但MOS电阻器的薄层电阻能够被做得高得多，致使Rs对Cp的比率(因而是带宽)能够大于常规CMOS电阻器的。
仍然参照图8，注意，由于寄生电容是到MOS电阻器器件52的栅的，故从放大器A2(102)的反馈提供了具有消除寄生电容损耗作用的分布自举反馈。此自举反馈包括电阻器R和KR，其中K的数值被选择来提供所需的反馈增益量。但此自举消除不是没有代价的，因为它在自举频率范围内增高了电路噪声。
即使图8的实施方案具有面积效率和较高的带宽，但有时希望具有更大的有效电阻。现在参照图9，光电转换器集成电路包括根据本公开另一个实施方案获得这一更大的有效电阻的T形网络反馈机构。
在图9的构造中，MOS电阻器5 2被连接到输出Vout(58)的分压器104驱动。假设MOS电阻比R1和R2大得多，五端分布MOS反馈电阻器52被有效地增大R1/(R1+R2)倍。此外，微分放大器电路100中的电阻器比率(亦即分布自举反馈)被调节，以便在Gd(56)处提供相应的适当电压。因此，K2的数值由下式给定：
K2＝K*(R1+R2)/R1 (12)
图9电路的优点是，用相似的线性和带宽能够得到比图8电路更大的Vout值。但图9的放大器A2(102)的噪声和偏移也被增大。
如此处讨论的那样，(图4、8和9的)电路都具有与电路负轨线有关的电阻器。利用P阱工艺，有可能具有参照正轨线有关的电路。也有可能具有与中间值有关的电路，它可能需要适当偏置的(图5、6和7的)调节电路。
根据一个实施方案，公开了一种用标准CMOS元件来获得非常大的薄层电阻的方法。此方法使得能够获得面积有效的大数值集成电路电阻器。此实施方案还提供了一种当大的薄层电阻器被用作放大器电路中的反馈元件时，用来降低寄生电容引起的高频损耗效应的方法。
根据另一个实施方案，五端MOS晶体管工作于其线性区作为电阻器。这些端子包括源端、漏端、本体端、以及二个栅端。栅端在MOS器件的源端和漏端处接触。以规定的方式控制MOS栅端电压，使MOS电阻的数值在工作环境和工艺变化时可预见并可重复。控制电压还补偿了MOS电阻器固有的非线性。
当此实施方案的MOS电阻器被用作运算放大器电路中的反馈器件时，如此处讨论的那样，借助于将正比于放大器输出的信号注入到一个栅端中，寄生造成的高频损耗被明显地降低了。
现在参照提10-27，光电转换器110包括根据本公开一个实施方案的MOS电阻器(MOS-R)。图10的集成电路110能够用现有已知技术的更简单的工艺在小得多的芯片中实现。本实施方案的优点包括节省成本和设计可移植性。
现在参照图10，光电转换器110包括连接到跨阻抗放大器的输入的光电二极管112。图10示出了电路的俯视示意图。在一个实施方案中，示意图上的输入和输出端口对应于集成电路芯片上的焊点。光电二极管112被连接到节点DIODE(114)，进一步被连接到区段TEST(116)。下面讨论图10电路的各个区段。
在图10中示出了TEST_MUX 116作为TEST的例子，并在图11中进行了更详细的说明。TEST_MUX是一种模拟多路复用器，它使输入到跨阻抗放大器的电流能够来自光电二极管112(节点DI ODE)或来自焊点PIX_IN(118)。节点TEST_IN(120)控制多路复用器处于何种状态。
更确切地说，现在参照图11，TEST_MUX116电路利用模拟开关MN3和MN5将节点PIX_IN或节点DIODE中的一个连接到节点NEG。当TEST_IN为高时，节点TEST为高而节点TZF为低。在此情况下，MN5开通而MN3关断。在正常工作中，TEST_IN为低，TEST为低，而TZF为高。
旁路调节器控制节点TZF的高电平电压。旁路调节器由电流源MP1和连接二极管的MN2组成。因此，NMOS阈值以上几百毫伏的节点TZF处的电压足够以预期的电流来稳定开通MN3。
控制MN3的另一种方法包括将MN3连接到逻辑上与节点TZF相同的节点TZ。但节点TZ处的高电平信号被直接连接到Vcc。Vcc的任何变化通过MN3的栅电容被电容性地耦合到节点NEG中。因此，利用旁路调节器来控制节点TZF的高电平有效地消除了正常工作过程中Vcc的噪声被耦合到节点NEG中。
除了指出的之外，TEST_MUX区段116在其工作中比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。因此，图11仅仅更详细地示出了TEST_MUX116的一个示例性实施方案。
在图10中，偏置区段122被示为例如BIAS。偏置区段122包括用来产生各个偏置电压PB1、PB2、NB1、和NB2用以设定整个集成电路器件的电流的电路区。偏置区段122还产生电压Pbulk，即被粗略调节和滤波的电压；用来偏置改进的电源带阻的各放大器的输入中的PMOS微分对的各阱。偏置区段在其工作中比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图12更详细地示出了偏置区段122的一个示例性实施方案。
在图10中，FuseRef 124被示为例如FuRef。FuseRef 124包括用来产生集成电路器件110的FusePad单元128的参考电压126(FUREF)的电路区。FuseRef区124比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图13更详细地示出了FuseRef 124的一个示例性实施方案。
在图10中，FusePad 128被示为例如GN_0、GN_1、GN_2、以及OS_0-OS_3。各个FusePad区128包含适合于给定设计实现方法的多晶硅熔丝(在例如晶片探针测试过程中可以被烧断)以及用来将熔丝的状态转变到逻辑1或0的适当电路。FusePad区128比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图14更详细地示出了FusePad 128的一个示例性实施方案。
OS_DEC 130被示为例如图10的OS_DEC。OS_DEC 130包括用来将信号OS_[0：3]132去复用成信号OS_SEL[0：15]134的CMOS逻辑电路。OS_DEC区130比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图15更详细地示出了OS_DEC 130的一个示例性实施方案。
OS_Trim 136被示为例如图10中的OS_Trim。OS_Trim区136产生控制主运算放大器142(在图10中示为例如AMP)的偏移的电流信号TR1 138和TR2 140。电流信号TR1和TR2之和是常数，但它们的相对幅度被信号OS_SEL[0：15]134控制。OS_Trim区136比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图16更详细地示出了OS_Trim136的一个示例性实施方案。
在图10中示为例如GN_DEC的GN_DEC 144包括用来将信号GF_0、GF_1和GF_2(146)去复用成信号GN_SEL[0：6]148的CMOS逻辑电路。GN_DEC区144比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图17更详细地示出了GN_DEC的一个示例性实施方案。
在图10中示为例如AMP的Op_Amp 142包括具有轨线到轨线输出以及具有包括负轨线(亦即地)的公共模输入范围的高增益CMOS微分运算的运算放大器。倒相输入150是NEG，非倒相输入152是POS，而输出154是OUT。节点TR1(138)和TR2(140)被连接到区OS_Trim138，它使放大器的输入偏移能够在OS_0-OS_3的情况下由熔丝的烧断加以控制。Op_Amp区142比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图18更详细地示出了Op_Amp 142的一个示例性实施方案。
在图10中示为例如FB的FeedBack 156(在图19中更详细)包括根据本公开一个实施方案的被调节的MOS电阻器。此被调节的MOS的节点包括NEG(158)和OUTX(160)。控制节点G(162)和GHI(164)上的电压控制着MOS电阻器的电阻值。下面将进一步更详细地描述FeedBack区156。
在图10中，电阻器RP1(166)和RP2(168)是多晶硅电阻器。电阻器RP1和RP2构成T形网络，以规定倍数有效地增大MOS反馈电阻器156例如大约6.4倍。此外，图10的MOS器件MNW1(170)，被用作电容器来控制RP1和RP2的T形网络的频率响应。
在图10中示为例如Tuner的Tuner172(在图20中更详细)产生电压G(174)，它控制着区FeedBack156中的MOS电阻器的电阻，使MOS电阻器正比于区GN_TRIM176中的参考电阻。Tuner区172根据本公开的一个实施方案被使用。下面将进一步更详细地描述Tuner区172。
在图10中示为例如GN_TRIM的GN_TRIM176(在图21中更详细)在区TUNER172与地之间提供了电阻178。此电阻由信号GN_SEL[0：6]148选择。GN_TRIM176根据本公开一个实施方案被使用。下面将描述GN_TRIM区176的细节。
Gn_Trim的细节：现在参照图21，Gn_Trim包括连接在节点RREF182与地之间的多晶硅电阻器180的串联串。借助于开通连接到相应抽头的MOS器件能够将电阻器串的各个抽头短路到地，从而对节点RREF182与地之间的电阻178进行数字控制。从节点RREF看到的电阻178到地的数值，控制着被调节的MOS电阻的数值。例如，借助于设定适当的熔丝，电阻串180的数值在晶片探针处能够被标称剪裁到例如22.5K。
在图10中示为例如GX的GX184(在图22中更详细)将电压G174与正比于AMP142的输出154的电压加总，以产生控制电压GX164。控制电压164被用来确保区FeedBack156中的被调节的MOS电阻器在MOS电阻器上的电压变化时基本上恒定。下面将描述GX区184的细节。
GX的细节：现在参照图22，子区GX_AmpN186包括具有非倒相输入POS188和倒相输入NEG190的微分运算放大器。GX_AmpN区186比较直截了当，并能够利用本技术领域熟知的技术以一些不同的方式加以实现。图23示出了GX_AmpN186的一个示例性实施方案。图22电路的回路分析表明，节点GX164处的电压简单地是节点G174处的电压加上0.225倍节点OUT154处的电压。但注意图10的示意图，节点OUT154处的电压是节点OUTX160处的电压的6.4倍。因此，节点GX164处的电压是节点OUTX160处的电压的1.44倍加上节点G174处的电压。
在图10中示为例如MNESD1的NMOS器件192被用于静电放电保护。此器件MNESD1 192与光电转换器电路110的电学运行无关。
TUNER的细节：现在参照图20，器件MP1-MP8、MN1-MN5、电阻器RP2、以及Tuner172的补偿电容器器件MCW1，包含二级具有非倒相输入POS194、倒相输入NEG196、以及输出G174的折叠级联运算放大器。注意，所示特定运算放大器的布局仅仅是能够使用的许多布局中的一种。
器件MP9/10、MP11/12、以及MP13/14是分别具有电流52X、2X、以及8X的匹配恒流源，其中X约为2微安。如所示，图20的器件MP15/16是备用器件。
在图20中示为例如MOSR的区MOS_R_REF198是器件的栅沿各个行连接到一起而器件的源和漏沿各个列连接的NMOS的矩形矩阵。此外，电阻器连接在各个行的平行的栅之间，使电阻器构成串联串。最后，顶行中的各个器件的漏，如同底行的源那样被连接。顶行的各个栅被连接到节点GHI，底行的各个栅被连接到节点GLO，顶行的各个漏被连接到节点D，而底行的各个源被连接到节点S。再参照图24的示意MOS_R_Ref198和图25的SubMOSR。器件RP3和MCW2为图20的Tuner172提供了回路反馈稳定性。
图20的TUNER区172的工作如下：
节点RREF182被连接到区GN_TRIM176中接地的标称22.5K欧姆电阻(图10和21)。来自图20中的MP13/14的电流在节点RREF182处建立大约350毫伏的参考电压。此电压高得足以使运算放大器的输入偏移不引起明显的误差。
图20的电流源MP11/12迫使恒定电流通过串联连接的电阻器RNW1202并进入MOS_R_Ref区198的漏节点(D)204。MOS_R_Ref区198的源节点(S)206被连接到地。
图20的电流源MP9/10迫使恒定电流通过区MOS_R_Ref198中内部连接在节点GHI与G之间的串联电阻器串。因此，在节点GHI与G之间引起恒定的电压降。此外，此电压降被设计成以相对恒定的漏到源电压将MOS_R_Ref198的MOS矩阵中的器件保持在线性工作区中。
MOS_R_Ref区198的电阻，因而也是节点POS194处的电压，将由节点G与GHI处的电压决定。若节点POS194处的电压高于节点RREF182(节点NEG196用于DC目的)处的电压，则节点G174处的电压将提高，引起MOS_R_Ref区198中的MOS器件的漏-源电阻减小，直至RREF182与POS194处的电压匹配。换言之，这是一个具有负反馈的封闭回路。由于节点RREF182与POS194处的电压相同，且来自源MP11/12和MP13/14的电流精确地成比例，故与MOSR198串联的RNW1202的电阻也精确地成比例。以图20所示的数值，区MOSR198的漏到源的有效电阻为81.1K欧姆。
现在考虑标称22.5K欧姆的多晶硅参考电阻器具有约为700PPM/℃的正温度系数。电阻器RNW1 202由具有约为7000PPM/℃的正温度系数的N阱材料组成。当电路的温度上升时，主要由于RNW1的增大，RNW1/MOSR串中的参考电阻的增加将成正比地匹配。结果，MOSR电阻将随温度大致恒定。
FeedBack的细节：再次参照图19，根据一个实施方案，FeedBack区156的MOS器件包括大约120微米长和0.8微米宽的尺寸。在反馈器件的各个末端处建立到栅的接触。因此，从栅164的漏端到栅162的源端存在着连续的电阻。
可以用图26所示的区FeedBack_Sim 210给出FeedBack区156的反馈网络的近似。FeedBack_Sim区210将各个器件表示为10个较小的器件，包括图27的SubFB 212。在一个实施方案中，此近似被用于模拟并提供器件实际电学性能的相当准确的表述。
在图10和19的FeedBack区156中，节点OUTX160和NEG158是被调节的MOS-R电阻器的端子。节点G162和GX164被连接到控制电压。节点NEG158接近0伏特。而且，如上面在结合GX区184的细节中所指出的那样，节点GX164处的电压等于G174处的电压加上1.44倍节点OUTX160处的电压。
当没有电流通过FeedBack156的MOS-R电阻器时，G162处的电压与GX164处的电压相同。在此情况下，MOS-R电阻器的电阻正比于TUNER区172中的MOS_R_REF电阻的电阻198(图20)。
当电流流过MOS-R电阻器时，OUTX160处的电压升高。根据简单的MOS方程，在线性工作区中提高MOS器件的漏电压，导致漏-源电阻增大。当电压提高时，沿分布器件的沟道的阈值电压也由于本体效应而升高，引起漏-源电阻进一步增大。借助于对分布栅电压进行适当的控制，能够大幅度消除这些源-漏电阻的变化以及还有由于载流子速度饱和造成的某些电阻变化。根据一个实施方案，已经发现对于所用的特定CMOS工艺，1.44的因子对于一阶修正电路是最佳的。利用不同的掺杂分布和氧化物厚度，可望此因子稍有不同。还发现在所希望的工作范围内，线性误差通常小于0.5％。
除了上面所述之外，寄生电容被指出在器件的沟道与栅和衬底之间，它引起高频损耗。对节点GX164处的输出信号进行求和，提供了高频自举效应，它明显地扩展了电路工作的高频范围。
上述公开提供了许多用来实现本发明的不同特点的不同的实施方案或例子。仅仅对某些实施方案有特效的技术和要求，可以被结合到其它的实施方案中。而且，组成部分以及工艺的特例的描述是为了有助于明了本发明。这些当然仅仅是一些例子，而不是用来限制权利要求所述的本发明。
虽然上面仅仅已经详细地描述了本发明的一些示例性实施方案，但本技术领域的熟练人员能够容易地理解的是，可以在示例性实施方案中作出许多修正而不在本质上偏移本发明的新颖论述和优点。因此，所有这些修正都被认为包括在下列权利要求所定义的本发明的范围之内。在权利要求中，装置加功能从句意在覆盖此处所述的执行所述功能的各种结构且不仅仅是结构上的各种等效，而是等效的各种结构。
Claims (41)
1.一种五端分布MOS电阻器件，它包含：
漏端；
源端；
排列在所述漏端与所述源端之间的沟道区；
邻近所述沟道区的单独的本体端；
邻近所述源端的第一栅端；
邻近所述漏端的第二栅端；以及
排列在所述第一栅端与所述第二栅端之间的电阻性材料的栅区，其中当电压被施加到所述第一栅端和所述第二栅端时，所述栅区上的电压降沿所述沟道区中的电沟道长度被平均地分布。
2.权利要求1的器件，其中所述第一栅端被耦合到第一信号，而所述第二栅端被耦合到第二信号。
3.权利要求2的器件，还包含：
用来控制第一信号的电压，使所述MOS器件的漏到源电阻处于规定数值的装置。
4.权利要求2的器件，还包含：
用来根据所述源端处的电压将第一信号保持在规定的恒定电压下的装置，以及
用来将第二信号保持在一个电压下的装置，此电压等于第一信号的电压加上正比于所述源端与所述漏端之间电压的电压。
5.权利要求4的器件，其中根据所述源端处的电压将第一信号保持在规定的恒定电压下的所述装置，还包括用来控制第一信号的电压，使所述MOS器件的漏到源电阻处于规定数值的装置。
6.权利要求4的器件，其中正比于所述源端与所述漏端之间电压的电压，使漏到源电阻在规定的工作范围内基本上恒定。
7.一种提供五端分布MOS电阻器件的方法，它包含：
提供漏端；
提供源端；
提供排列在漏端与源端之间的沟道区；
提供邻近沟道区的单独的本体端；
提供邻近源端的第一栅端；
提供邻近漏端的第二栅端；以及
提供排列在第一栅端与第二栅端之间的电阻性材料的栅区，其中当电压被施加到第一栅端和第二栅端时，栅区上的电压降沿沟道区中的电沟道长度被平均地分布。
8.权利要求7的方法，还包含：
将第一信号耦合到第一栅端，并将第二信号耦合到第二栅端。
9.权利要求8的方法，还包含：
控制第一信号的电压，使MOS器件的漏到源电阻处于规定数值。
10.权利要求8的方法，还包含：
根据源端处的电压将第一信号保持在规定的恒定电压下，以及
将第二信号保持在一个电压下，此电压等于第一信号的电压加上正比于源端与漏端之间电压的电压。
11.权利要求10的方法，其中根据源端处的电压将第一信号保持在规定的恒定电压下，还包括控制第一信号的电压，使MOS器件的漏到源电阻处于规定数值。
12.权利要求10的方法，其中正比于源端与漏端之间电压的电压，使漏到源电阻在规定的工作范围内基本上恒定。
13.一种集成电路，它包含：
至少一个五端分布MOS电阻器件，它包括：漏端，源端，排列在漏端与源端之间的沟道区，邻近沟道区的单独的本体端，邻近源端的第一栅端，邻近漏端的第二栅端，以及排列在第一栅端与第二栅端之间的电阻性材料的栅区，其中当电压被施加到第一栅端和第二栅端时，栅区上的电压降沿沟道区中的电沟道长度被平均地分布，第一栅端用以被耦合到第一信号，而第二栅端用以被耦合到第二信号；以及
用来根据源端处的电压将第一信号保持在规定的恒定电压下的调节电路。
14.权利要求13的集成电路，其中调节电路包括多个串联的MOS器件。
15.权利要求14的集成电路，其中调节电路还包括温度补偿元件。
16.权利要求13的集成电路，还包含：
用来将第二信号保持在一个电压下的反馈电路，此电压等于第一信号的电压加上正比于源端与漏端之间电压的电压。
17.权利要求16的集成电路，其中反馈电路包括分布自举反馈电路。
18.权利要求13的集成电路，还包含：
耦合到所述MOS电阻器器件的漏端的用来提高所述MOS电阻器器件的有效电阻的T形网络反馈电路。
19.权利要求13的集成电路，其中调节电路还被用来控制第一信号的电压，使所述MOS器件的漏到源电阻处于规定数值。
20.一种跨阻抗放大器集成电路，它包含：
具有倒相输入、非倒相输入以及输出的放大器；以及
耦合在所述放大器的非倒相输入与输出之间的分布MOS电阻器器件，其中分布MOS电阻器器件包括：五端分布MOS电阻器器件，它具有：漏端，源端，排列在漏端与源端之间的沟道区，邻近沟道区的单独的本体端，邻近源端的第一栅端，邻近漏端的第二栅端，以及排列在第一栅端与第二栅端之间的电阻性材料的栅区，其中当电压被施加到第一栅端和第二栅端时，栅区上的电压降沿沟道区中的电沟道长度被平均地分布，第一栅端用以被耦合到第一信号，而第二栅端用以被耦合到第二信号。
21.权利要求20的跨阻抗放大器集成电路，还包含：
耦合在所述放大器的非倒相输入与倒相输入之间的光电二极管。
22.权利要求21的跨阻抗放大器集成电路，还包含：
用来根据规定的多路复用器控制输入将光电二极管和测试输入多路复用到所述放大器的倒相输入的多路复用器。
23.权利要求22的跨阻抗放大器集成电路，其中所述多路复用器包括：用来将光电二极管耦合到倒相输入或所述放大器的第一模拟开关、用来将测试输入耦合到所述放大器的倒相输入的第二模拟开关、以及用来控制第一模拟开关的控制电压的旁路调节器。
24.权利要求23的跨阻抗放大器集成电路，其中旁路调节器包括与二极管连接的NMOS器件串联的电流源PMOS器件。
25.权利要求20的跨阻抗放大器集成电路，还包含：
用来根据源端处的电压将第一信号保持在规定的恒定电压下的调节电路。
26.权利要求25的跨阻抗放大器集成电路，其中调节电路包括多个串联的MOS器件。
27.权利要求26的跨阻抗放大器集成电路，其中调节电路还包括温度补偿元件。
28.权利要求20的跨阻抗放大器集成电路，还包含：
用来将第二信号保持在一个电压下的反馈电路，此电压等于第一信号的电压加上正比于源端与漏端之间电压的电压。
29.权利要求28的跨阻抗放大器集成电路，其中所述反馈电路包括分布自举反馈电路。
30.权利要求29的跨阻抗放大器集成电路，还包含：
耦合在所述放大器的非倒相输入与倒相输入之间的光电二极管。
31.权利要求20的跨阻抗放大器集成电路，还包含：
耦合到所述MOS电阻器器件的漏端的用来提高所述MOS电阻器器件的有效电阻的T形反馈网络电路。
32.权利要求31的跨阻抗放大器集成电路，还包含：
耦合在所述放大器的非倒相输入与倒相输入之间的光电二极管。
33.权利要求20的跨阻抗放大器集成电路，其中调节电路还被用来控制第一信号的电压，使所述MOS器件的漏到源电阻处于规定数值。
34.一种集成电路，它包含：
至少一个选自由五端MOS电阻器和六端MOS电阻器组成的组的分布MOS电阻器；以及
耦合到至少一个分布MOS电阻器的用来减小至少一个MOS电阻器的随寄生电容而变化的带宽极限的线性化电路。
35.一种用来在集成电路中实现大薄层MOS电阻的方法，它包含：
提供至少一个五端分布MOS电阻器器件，它包括：漏端，源端，排列在漏端与源端之间的沟道区，邻近沟道区的单独的本体端，邻近源端的第一栅端，邻近漏端的第二栅端，以及排列在第一栅端与第二栅端之间的电阻性材料的栅区，其中当电压被施加到第一栅端和第二栅端时，栅区上的电压降沿沟道区中的电沟道长度被平均地分布，第一栅端用以被耦合到第一信号，而第二栅端用以被耦合到第二信号；以及
用调节电路根据源端处的电压将第一信号保持在规定的恒定电压下。
36.权利要求35的方法，其中将第一信号保持在规定的恒定电压下包括在调节电路中采用多个串联的MOS器件。
37.权利要求36的集成电路，其中调节电路还包括温度补偿元件。
38.权利要求35的方法，还包含：
用反馈电路将第二信号保持在一个电压下，此电压等于第一信号的电压加上正比于源端与漏端之间电压的电压。
39.权利要求38的方法，其中反馈电路包括分布自举反馈电路。
40.权利要求35的方法，还包含：
将T形网络反馈电路耦合到漏端，以便提高MOS电阻器器件的有效电阻。
41.权利要求35的方法，还包含：
用调节电路控制第一信号的电压，使MOS器件的漏到源电阻处于规定的数值。
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