CN1423310A - 形成具有高深宽比的沟槽的蚀刻方法 - Google Patents

Abstract

本发明揭示了一种新的具有高深宽比的沟槽蚀刻方法,所述方法包括:首先提供一半导体底材,其上具有一介电层；然后,形成且限定一光阻层于介电层上；接着,进行一蚀刻步骤以形成一沟槽于介电层中,所述蚀刻步骤所使用的蚀刻剂至少包含一具有C₄F₆或CH₂F₂的混合气体,例如,C₄F₆/CH₂F₂/Ar/O₂,C₄F₆/CH₂F₂/Ar/O₂/CF₄,C₄F₆/CH₂F₂/Ar/O₂/C₂F₆等,以增加介电层与光阻层的蚀刻选择比与强化蚀刻剂的蚀刻能力；最后,移除光阻层以形成具有十分精确的临界尺寸的接触窗或介层洞。

Description

形成具有高深宽比的沟槽的蚀刻方法

技术领域

本发明有关一种形成半导体的沟槽的蚀刻方法，特别是有关一种形成具有不同深宽比的介层洞与接触窗的蚀刻方法。

背景技术

随着集成电路的密度不断地扩大，为使晶片(chip)面积保持一样，甚至缩小，以持续降低电路的单位成本，唯一的办法就是不断地缩小电路设计规格(designrule)，以符合高科技产业未来发展的趋势。随着半导体技术的发展，集成电路的元件的尺寸已经缩减到深次微米的范围。当半导体连续缩减到深次微米的范围时，产生了一些在制程微缩上的问题。

动态随机存取存储器被广泛应用在集成电路电路元件的领域中，其中在电子工业中的应用最为重要，这些元件提供暂时储存数据的装置，通常使用于数字系统，如电脑。具备更高密度及电容的动态随机存取存储器一直是集成电路工业致力发展的目标。由于动态随机存取存储器市场的强烈竞争，使得制造商有必要降低动态随机存取存储器其产品价格。为降低价格及符合客户对于缩短存取时间及增加集成电路存储器容量大小的期望，制造商必须致力于缩小集成电路上的电路图形大小，而这些电路图形的缩小带来半导体技术的进步。然而，缩小的几何构造在动态随机存取存储器电路的制造上带来一些问题。因此，如何在动态随机存取存储器元件尺寸缩减的情形下同时维持元件的品质是集成电路工业必须克服的问题。

由于集成电路的半导体元件的集成度日益增加，使得晶片的表面无法提供足够的面积来制作所需的内连线时，为了配合金氧半导体(Metal Oxide Semiconductor；MOS)晶体管缩小后所增加的内连线需求，两层以上的金属层设计便逐渐成为许多集成电路所必需采用的方式。此外，在深次微米的制程中，由于集成电路的集成度不断增加，因此目前大多采用多层内连线(Multi-level interconnects)的立体架构，且常以内金属介电层(Inter-Metal Dielectric；IMD)作为隔离各金属内连线的介电材料。其中用来连接上下两层金属层的导线，在半导体工业上称为介层洞插塞(Via Plug)。通常于介电层中形成的开口，若是暴露出内连线中的基底元件，则称之为接触窗(Contact hole)。因此，两层内连线之间是通过接触窗或介层洞的金属插塞进行电性连接。

一般而言，在动态随机存取存储器的叠积架构中，半导体底材100上具有不同层次的数个介电层110，且数个栅极120是位于不同层次的数个介电层110中、数个接触窗130位于数个栅极120上与数个介层洞140位于半导体底材100上，如图1A所示。由于数个栅极120所在的层次不同，数个接触窗130的深度也不同，且数个介层洞140的深度更深。在半导体制程中，沟槽宽度与其深度的比值(H/W)通常可称的为深宽比(Aspect Ratio；AR)。当深宽比增加时，即表示沟槽深度的增加或是沟槽宽度的减少，此造成沟槽蚀刻的困难。对于深次微米制程而言，设计规格越来越小，使得元件具有高深宽比的接触窗或介层洞。尤其是在动态随机存取存储器中，越来越难以蚀刻具有高深宽比的接触窗或介层洞。此外，当接触窗的深宽比越来越小时，具有高深宽比的介层洞的蚀刻能力就更加重要。

在传统的蚀刻方法中，用于高深宽比的蚀刻剂为C₄F₈/O₂/Ar/CO。然而，由于此种蚀刻剂的蚀刻能力不足，因此在进行高深宽比的沟槽蚀刻时，尚未蚀刻至预定深度会发生蚀刻停止的现象，如图1B所示。尤其是沟槽的深宽比大于10，蚀刻停止的现象更为严重。另外，传统的蚀刻剂在不同介电层110之间具有较高的蚀刻选择比，例如，氧化层与氮化层，因此必须更换工作机台以蚀穿不同的介电层110，进而耗费工作时间。另一方面，由于传统的蚀刻剂对光阻层150的选择比不佳，造成光阻层150的残留不足的问题，也即在进行蚀刻时，光阻层150会被损耗以致于无法达到预定的线宽，导致沟槽的临界尺寸无法控制，如图1C所示。另外，在光阻层150消耗的同时，仍残留部分光阻层150于介电层110上，此将导致靠近沟槽的介电层110形成栅状物，如图1D所示。对于具有不同层次的栅极的动态随机存取存储器而言，借助传统的蚀刻剂难以一次蚀刻出具有不同深宽比的介层洞与接触窗。传统的蚀刻方法不但使得元件的再现性、优良率与生产率较差，而且增加加工时间，导致加工成本的增加。

发明内容

本发明主要的目的是在提供一种具有高深宽比的沟槽蚀刻方法，以便于形成具有不同高深宽比的接触窗与介层洞，从而简化加工步骤以减少加工时间；此外，可避免造成蚀刻终止的现象以形成一临界尺寸较小的半导体元件；因此可适用于半导体元件的深次微米的技术中。

为实现上述目的，根据本发明一方面的介电层的蚀刻方法，其特点是至少包括：

提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆与一CH₂F₂的混合气体；以及借助所述蚀刻剂进行蚀刻并蚀刻所述介电层。

根据本发明另一方面的沟槽的形成方法，其特点是至少包括下列步骤：提供一具有一介电层的半导体底材；形成一光阻层于所述介电层上；提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆与一CH₂F₂的混合气体；借助所述蚀刻剂与所述光阻层当成一蚀刻罩幕进行蚀刻，蚀刻所述介电层以形成一沟槽，以提高所述光阻层与所述介电层的蚀刻选择比；以及移除所述光阻层以形成具有垂直轮廓的所述沟槽。

根据本发明又一方面的具有不同深宽比的数个沟槽的形成方法，其特点是至少包括下列步骤：提供一半导体底材，所述半导体底材上具有叠积结构的数个介电层于其上，且每个所述介电层中埋置至少一个多晶硅区于其中；形成数个光阻层于所述数个介电层的表面上；提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆/CH₂F₂/Ar/O₂的混合气体；借助所述蚀刻剂与将所述数个光阻层当成数个蚀刻罩幕进行的蚀刻方法，蚀刻所述数个介电层直到形成数个第一沟槽于所述半导体底材上为止，且形成数个第二沟槽于所述数个多晶硅区上，以提高所述数个光阻层与所述数个介电层的蚀刻选择比；以及移除所述数个光阻层以形成具有垂直轮廓的所述数个第一沟槽与所述数个第二沟槽。

根据本发明再一方面的动态随机存取存储器的一介层洞与数个接触窗的形成方法，其特点是，至少包括下列步骤：提供一半导体底材，所述半导体底材上具有一第一氧化层于其上、一氮化层于所述第一氧化层上与一第二氧化层于所述氮化层上，其中，一第一多晶硅区埋置于所述半导体底材上的所述第一氧化层中，一第二多晶硅区埋置于所述第一氧化层上的所述氮化层中与一第三多晶硅区埋置于所述氮化层上的所述第二氧化层中；形成数个光阻层于所述第二氧化层上；提供一蚀刻剂，所述蚀刻剂为一具有C₄F₆/CH₂F₂/CF₄/Ar/O₂的混合气体；借助将所述数个光阻层当成数个蚀刻罩幕与所述蚀刻剂进行干蚀刻，依序蚀刻所述第二氧化层、所述氮化物层与所述第一氧化层直到位于所述第一多晶硅区与所述第二多晶硅区的所述半导体底材上形成一具有一第一深宽比的第一沟槽为止，且形成一具有一第二深宽比的第二沟槽于所述第一多晶硅区上、一具有一第三深宽比的第三沟槽于所述第二多晶硅区上与一具有一第四深宽比的第四沟槽于所述第三多晶硅区上；以及移除所述数个光阻层以形成具有垂直轮廓的一介层洞于所述第一沟槽中、一第一接触窗于所述第二沟槽中、一第二接触窗于所述第三沟槽中与一第三接触窗于所述第四沟槽中。

本发明能通过新的蚀刻剂增加介电层与光阻层的蚀刻选择比与降低介电层之间的蚀刻选择比(例如，氧化层与氮化层之间)，以避免光阻层的损耗过多与能够一次蚀穿介电层，借此可维持沟槽的临界尺寸与较直的沟槽轮廓，且可防止介电层的栅状物的形成。另外，本发明使用具有C₄F₆或CH₂F₂或CF₄或C₂F₆的混合气体当成蚀刻剂，可提高介电层与光阻层的蚀刻选择比至约为15，且降低介电层之间(例如，氧化层与氮化层之间)的蚀刻选择比至约为1。因此，本发明能降低加工的成本，且可增加元件的再现性、加工优良率与生产率。所以，本发明能符合经济上的效益与产业上的利用性。

为更清楚理解本发明的上述和其他的目的、特点和优点，下面将结合附图对本发明进行详细说明。

附图说明

图1A为动态随机存取存储器的叠积结构剖面图；

图1B为传统沟槽蚀刻方法造成蚀刻终止现象的剖面图；

图1C为传统沟槽蚀刻方法造成光阻层残留不足的影响的剖面图；

图1D为传统沟槽蚀刻方法造成栅状物的剖面图；

图2A与图2B为根据本发明的第一较佳实施例中，通过新的蚀刻剂进行蚀刻以形成沟槽的加工剖面图；

图3A与图3B为根据本发明的第二较佳实施例中，通过新的蚀刻剂进行一次蚀刻以形成具有不同高深宽比的数个沟槽的加工剖面图；与

图4A与图4B为根据本发明的第三较佳实施例中，通过新的蚀刻剂进行一次蚀刻方法以形成具有不同高深宽比的数个介层洞与接触窗的动态随机存取存储器的加工剖面图。

具体实施方式

本发明在此所探讨的方向为一种具有高深宽比的沟槽蚀刻方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤或元件。显然地，本发明的施行并未限定于半导体元件的技艺者所熟习的特殊细节。另一方面，众所周知的加工步骤或元件并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受其限定，而是以权利要求的范围为准。

参考图2A与图2B所示，在本发明的第一实施例中，首先提供一半导体底材200，半导体底材200具有一介电层210于其上。然后，形成且限定一光阻层220于介电层210上。接着，通过将光阻层220当成一蚀刻罩幕进行蚀刻步骤230，蚀刻介电层210以形成一沟槽240于介电层210中。其中上述的蚀刻步骤230所使用的蚀刻剂至少包括具有C₄F₆或CH₂F₂的混合气体，借此，可提高光阻层220与介电层210的蚀刻选择比，以便于在蚀刻步骤230完成后仍能维持光阻层220的轮廓，且可避免介电层210产生栅状物。最后，移除光阻层220以形成具有垂直轮廓的沟槽240。

参考图3A与图3B所示，在本发明的第二实施例中，首先提供一半导体底材300，所述半导体底材300上具有叠积结构的数个介电层310于其上，且每个介电层310中埋置至少一个多晶硅区320于其中，其中，所述数个介电层310至少包括一氧化物层且/或一氮化物层。然后，形成且限定数个光阻层330于数个介电层310的表面上，以限定出形成介层洞与接触窗的区域。接着，通过将所述数个光阻层330当成数个蚀刻罩幕进行干蚀刻步骤340，蚀刻所述数个介电层310直到形成数个介层洞350于所述半导体底材300上为止，且形成数个导线接触窗360于所述数个多晶硅区320上，其中，干蚀刻步骤340所使用的蚀刻剂至少包括具有C₄F₆/CH₂F₂或C₄F₆/CH₂F₂/CF₄或C₄F₆/CH₂F₂/C₂F₆的混合气体，借此，可提高数个光阻层330与数个介电层310的蚀刻选择比，以便于在干蚀刻步骤340完成后，仍能维持光阻层330的轮廓，且可避免数个介电层310产生栅状物。此外，上述的蚀刻剂还可降低多晶硅区320上不同介电层之间(例如，氧化层与氮化层之间)的蚀刻选择比，以避免干蚀刻步骤340无法蚀刻穿透不同介电层310所造成的蚀刻终止的现象，因而使得导线接触窗360中断。另外，数个介层洞350至少包括一约大于10的高深宽比。最后，移除数个光阻层330以形成具有垂直轮廓的数个介层洞350与数个导线接触窗360。

参考图4A与图4B所示，在本发明的第三实施例中，首先提供一半导体底材400，半导体底材400上依序具有一第一氧化层410A于其上、一氮化物层420于第一氧化层410A上与一第二氧化层410B于氮化物层420上，其中，一第一多晶硅区430A埋置于半导体底材400上的第一氧化层410A中，一第二多晶硅区430B埋置于第一氧化层410A上的氮化物层420中与一第三多晶硅区430C埋置于氮化物层420上的第二氧化层410B中。然后，形成且限定数个光阻层440于第二氧化层410B上，以限定出形成介层洞与接触窗的区域。接着，通过将所述数个光阻层440当成数个蚀刻罩幕进行干蚀刻步骤450，依序蚀穿第二氧化层410B、氮化物层420与第一氧化层410A直到形成一介层洞460于位于第一多晶硅区430A与第二多晶硅区430B的半导体底材400上为止，且形成一第一接触窗470A于第一多晶硅区430A上，一第二接触窗470B于第二多晶硅区430B上与一第三接触窗470C于第三多晶硅区430C上，其中，干蚀刻步骤450所使用的蚀刻剂至少包括具有C₄F₆/CH₂F₂/Ar/O₂或C₄F₆/CH₂F₂/Ar/O₂/CF₄或是C₄F₆/CH₂F₂/Ar/O₂/C₂F₆的混合气体，借此，可提高数个光阻层440与第二氧化层410B的蚀刻选择比至约大于15，以便于在干蚀刻步骤450完成后，仍能维持数个光阻层440的轮廓，且可避免第二氧化层410B产生栅状物。此外，上述的蚀刻剂也可降低第一氧化层410A、第二氧化层410B与氮化物层420之间的蚀刻选择比至约为1左右，以避免干蚀刻方法450发生蚀刻终止的现象，因此可通过一次干蚀刻步骤450形成具有不同深宽比的沟槽。另外，介层洞460的深宽比约大于10。最后，移除数个光阻层440以形成具有垂直轮廓的介层洞460、第一接触窗470A、第二接触窗470B与第三接触窗470C。

如上所述，在本发明的实施例中，本发明能通过新的蚀刻剂进行一次蚀刻方法，以便于形成具有不同高深宽比的接触窗与介层洞，且可简化加工步骤以减少加工时间。此外，本发明的蚀刻剂对于不同介电层的蚀刻能力十分强，此可避免造成蚀刻终止的现象，借此可形成一临界尺寸较小的半导体元件。因此，本方法能适用于半导体元件的深次微米的技术中。本发明能通过新的蚀刻剂增加介电层与光阻层的蚀刻选择比，以避免光阻层的损耗过多，借此可维持沟槽的临界尺寸与较直的沟槽轮廓，且可防止介电层的栅状物的形成。另外，本发明使用具有C₄F₆或CH₂F₂的混合气体当成蚀刻剂，可提高介电层与光阻层的蚀刻选择比至约为15。因此，本发明能降低传统的加工成本，且可增加元件的再现性、加工优良率与生产率。所以，本发明能符合经济上的效益与产业上的利用性。

当然，本发明除了可用在动态随机存取存储器的沟槽蚀刻上，也可能用在任何半导体元件的沟槽的形成上。而且，本发明通过新的蚀刻剂以避免蚀刻终止的现象，迄今仍被用在利用一次蚀刻方法以形成具有高深宽比的沟槽加工方方法。

上述仅为本发明的较佳实施例而已，并非用以限定本发明的专利保护范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或等效替换，均应包括在权利要求书所请求的专利保护范围内。

Claims (11)

1.一种介电层的蚀刻方法，其特征在于至少包括：

提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆与一CH₂F₂的混合气体；以及

借助所述蚀刻剂进行蚀刻并蚀刻所述介电层。

2.一种沟槽的形成方法，其特征在于至少包括下列步骤：

提供一具有一介电层的半导体底材；

形成一光阻层于所述介电层上；

提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆与一CH₂F₂的混合气体；

借助所述蚀刻剂与所述光阻层当成一蚀刻罩幕进行蚀刻，蚀刻所述介电层以形成一沟槽，以提高所述光阻层与所述介电层的蚀刻选择比；以及

移除所述光阻层以形成具有垂直轮廓的所述沟槽。

3.如权利要求2所述的沟槽的形成方法，其特征在于，所述的沟槽的深宽比约大于10。

4.一种具有不同深宽比的数个沟槽的形成方法，其特征在于至少包括下列步骤：

提供一半导体底材，所述半导体底材上具有叠积结构的数个介电层于其上，且每个所述介电层中埋置至少一个多晶硅区于其中；

形成数个光阻层于所述数个介电层的表面上；

提供一蚀刻剂，所述蚀刻剂为一具有一C₄F₆/CH₂F₂/Ar/O₂的混合气体；

借助所述蚀刻剂与将所述数个光阻层当成数个蚀刻罩幕进行的蚀刻方法，蚀刻所述数个介电层直到形成数个第一沟槽于所述半导体底材上为止，且形成数个第二沟槽于所述数个多晶硅区上，以提高所述数个光阻层与所述数个介电层的蚀刻选择比；以及

移除所述数个光阻层以形成具有垂直轮廓的所述数个第一沟槽与所述数个第二沟槽。

5.如权利要求4所述的数个沟槽的形成方法，其特征在于，所述的蚀刻剂至少包括具有C₄F₆/CH₂F₂/CF₄/Ar/O₂的混合气体。

6.如权利要求4所述的数个沟槽的形成方法，其特征在于，所述的蚀刻剂至少包括具有C₄F₆/CH₂F₂/C₂F₆/Ar/O₂的混合气体。

7.如权利要求4所述的数个沟槽的形成方法，其特征在于，所述的数个光阻层与所述数个介电层的蚀刻选择比约大于15。

8.一种动态随机存取存储器的一介层洞与数个接触窗的形成方法，其特征在于，至少包括下列步骤：

提供一半导体底材，所述半导体底材上具有一第一氧化层于其上、一氮化层于所述第一氧化层上与一第二氧化层于所述氮化层上，其中，一第一多晶硅区埋置于所述半导体底材上的所述第一氧化层中，一第二多晶硅区埋置于所述第一氧化层上的所述氮化层中与一第三多晶硅区埋置于所述氮化层上的所述第二氧化层中；

形成数个光阻层于所述第二氧化层上；

提供一蚀刻剂，所述蚀刻剂为一具有C₄F₆/CH₂F₂/CF₄/Ar/O₂的混合气体；

借助将所述数个光阻层当成数个蚀刻罩幕与所述蚀刻剂进行干蚀刻，依序蚀刻所述第二氧化层、所述氮化物层与所述第一氧化层直到位于所述第一多晶硅区与所述第二多晶硅区的所述半导体底材上形成一具有一第一深宽比的第一沟槽为止，且形成一具有一第二深宽比的第二沟槽于所述第一多晶硅区上、一具有一第三深宽比的第三沟槽于所述第二多晶硅区上与一具有一第四深宽比的第四沟槽于所述第三多晶硅区上；以及

移除所述数个光阻层以形成具有垂直轮廓的一介层洞于所述第一沟槽中、一第一接触窗于所述第二沟槽中、一第二接触窗于所述第三沟槽中与一第三接触窗于所述第四沟槽中。

9.如权利要求8所述的动态随机存取存储器的一介层洞与数个接触窗的形成方法，其特征在于，所述的蚀刻剂至少包括具有C₄F₆/CH₂F₂/C₂F₆/Ar/O₂的混合气体。

10.如权利要求8所述的动态随机存取存储器的一介层洞与数个接触窗的形成方法，其特征在于，所述的数个光阻层与所述第二氧化层的蚀刻选择比约大于15。

11.如权利要求8所述的动态随机存取存储器的一介层洞与数个接触窗的形成方法，其特征在于，所述的第一氧化层、所述氮化层与所述第二氧化层彼此之间的蚀刻选择比约为1。

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