CN1410778A

CN1410778A - 集成电路的接脚连接状态检测电路

Info

Publication number: CN1410778A
Application number: CN 01140952
Authority: CN
Inventors: 吴高彬; 姜胜祥
Original assignee: Elan Microelectronics Corp
Current assignee: Elan Microelectronics Corp
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2003-04-16
Anticipated expiration: 2021-09-27
Also published as: CN1224842C

Abstract

一种集成电路的接脚连接状态检测电路，用于检测一接脚的连接状态，而正确决定集成电路所使用的状态。其中包括预设电源电阻与预设接地电阻，参考偏压电路，具有与参考偏压电路相同结构的扫描偏压电路连接至待测接脚，以及锁存器。本发明的工作原理是利用加入预设电源电阻与预设接地电阻耦接参考偏压电路的结构，使之与待测接脚耦接偏压电路的结构相同，进而将其分别引出的输出信号进行比较，送至锁存器，进而判断接脚的连接状态。利用本发明可以准确地检测接脚的连接状态，不因电源的变化而有误判的情形。

Description

集成电路的接脚连接状态检测电路

技术领域

本发明涉及一种检测电路，特别涉及一种集成电路的接脚连接状态检测电路。

背景技术

许多的集成电路装置利用其接脚外挂电阻的连接状态决定其使用的状态，电话机的键盘即为一例。在电话机中，键盘是一种必须的输入配备，而在不同的区域国家的电话系统规格要求并不相同，为了增加集成电路的弹性使用，长久以来业界即利用键盘的检测接脚挂到VDD或到GND的电阻，来决定集成电路中所选择使用的状态，以符合不同的需求，此种称为电阻选择(R-Option)，其输出结果如下面表所示，在一个脚位下可以决定三个组态，分别为上拉(Pull-up)电阻、下拉(Pull down)电阻以及浮置(Floating)状态。

	锁存器A	锁存器B
	锁存器A	锁存器B	上拉	1	1
下拉	0	0	上拉	1	1
下拉	0	0	浮置	1	0

接着，以图1绘示公知集成电路的接脚连接状态检测电路图形。在此假定扫描接脚10上挂着一到GND的电阻Rext(即下拉状态)，其中电阻Rext约为680K欧姆，当我们将SCAN＝L时，固定电流源I1经由上面的电流镜12作用，使得外挂的电阻Rext上的电流亦为I1，此时为符合表中下拉时锁存器A输出为0，对于设计扫描接脚10上的电压I1*Rext必须小于V_TH(反向器的转换点V_TH约为1/2VDD)，使锁存器A输出为低态。所以在设计上，固定电流源I1不能太大，以确保扫描接脚10上的电压I1*Rext小于V_TH。而当SCAN＝H时，检测接脚20的电压拉到低态，经过两个反向器20、22后，锁存器B的输出为低态。

相同的，如图2所示将原先检测接脚10上外挂一到VDD的电阻Rext时，在SCAN＝L时，检测接脚10的电压拉到高电压VDD，所以经过两个反向器14、16后，锁存器A的输出确定为高态。而SCAN＝H时，为使锁存器B输出为1，所以扫描接脚10上的电压(VDD-I2*Rext)必须小于V_TH(反向器的转换点V_TH约为1/2VDD)，使锁存器B输出为高态，所以在设计上，固定电流源I2不能太大。

而当接脚为浮置时，由于业者使用的底材材料，使得浮置状态时仍存在一电阻，而非一无限大的电阻(如图1所示，此电阻一般大于1M欧姆，相异于原先图1接地所挂小于1M欧姆电阻(约680K欧姆))，若以VDD＝2V时，反向器的转换点V_TH＝1V，此时可以得到电流源I1、I2最大值约为1.5μA左右。若我们将VDD＝5时，则反向器的转换点V_TH＝2.5V，所以在接脚处的电压必须大于2.5V以上，才能确保锁存器A输出为1，但是在电流源I1、I2最大值约为1.5μA，加上浮置状态时存在有一电阻(Rext)(约大于1M欧姆，而非无限大的情况下)，产生在接脚处的电压将不会超过2.5V，因而产生错误判读的情形(由原先1判读为0，即由实际浮置状态错判为下拉状态)。

当然，其他应用图1与图2所示电路来判断接脚连接状态的集成电路装置也同样面临上述的问题。

发明内容

有鉴于此，本发明的目的即在提供一种集成电路的接脚连接状态检测电路，能够避免误判接脚的连接状态。

根据本发明，一种集成电路的接脚连接状态检测电路，包括一预设电源电阻与一预设接地电阻，参考偏压电路，具有与参考偏压电路相同结构的扫描偏压电路连接至待测接脚，以及锁存器。本发明的工作原理是利用加入预设电源电阻与预设接地电阻耦接偏压电路的结构与待测接脚相同，进而将其分别引出的输出信号进行比较，送至锁存器，进而判断接脚的连接状态。

本发明提供的一种检测电路，用以判断集成电路的接脚的连接状态，该检测电路包括：一第一偏压电路；一预设电阻，该预设电阻一端连接该第一偏压电路，另一端供连接电源或者接地；一第二偏压电路，耦接该接脚，该第二偏压电路的电路结构与该第一偏压电路相对应；一比较器，比较该第一偏压电路与该第二偏压电路的输出；以及一锁存器，接受该比较器的输出。

为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并结合附图，作详细说明如下：

附图说明

图1绘示的是公知集成电路的接脚连接状态检测电路的检测接脚上外挂一到GND的电阻Rext的图形；

图2绘示的是公知集成电路的接脚连接状态检测电路的检测接脚上外挂一到VDD的电阻Rext的图形；

图3绘示的是依照本发明一较佳实施例的一种集成电路的接脚连接状态检测电路图形；

图4中绘示使用本发明的集成电路的接脚连接状态检测电路模拟外挂电阻到VDD情形；

图5中绘示使用本发明的集成电路的接脚连接状态检测电路模拟外挂电阻到GND情形；

图6中绘示本发明的另一种集成电路的接脚连接状态检测电路应用；

图7中绘示本发明的扩充电路及对应的时序图；以及

图8说明本发明的基本结构。

具体实施方式

参照图3，其绘示的是依照本发明的一种集成电路的接脚连接状态检测电路的较佳实施例。

由图中可以看出本发明的集成电路的接脚连接状态检测电路包括参考偏压电路30、扫描电路32、第一锁存器34以及第二锁存器36。

参考偏压电路30内包括预设电源电阻38耦接于VDD与第一NMOS晶体管46之间，第一NMOS晶体管46与第二NMOS晶体管48形成一组电流镜，第二NMOS晶体管48串接第一PMOS晶体管50。一预设接地电阻42耦接于地端与第二PMOS晶体管52之间，第二PMOS晶体管52与第三PMOS晶体管54形成一组电流镜，第三PMOS晶体管54串接第三NMOS晶体管56。

连接接脚60的扫描电路32包括第一控制开关62，第四NMOS晶体管64，第五NMOS晶体管66，第六PMOS晶体管74，第二控制开关68，第四PMOS晶体管70，第五PMOS晶体管72，第六NMOS晶体管76，以及第一反向器78与第二反向器80。

其中，第一控制开关62耦接于接脚60与第四NMOS晶体管64之间，其接受扫描信号SCAN控制。第一控制开关62耦接第四NMOS晶体管64，第四NMOS晶体管64与第五NMOS晶体管66形成一组电流镜，第五NMOS晶体管66串接第六PMOS晶体管74。其中第六PMOS晶体管74与第一PMOS晶体管50也组成一组电流镜。

第二控制开关68耦接于接脚60与第四PMOS晶体管70之间，其接受反向的扫描信号SCAN控制。第二控制开关68耦接第四PMOS晶体管70，第四PMOS晶体管70与第五PMOS晶体管72形成一组电流镜，第五PMOS晶体管72串接第六NMOS晶体管76。而第六NMOS晶体管76也与第三NMOS晶体管56组成一组电流镜。第六NMOS晶体管76的漏极连接到第五PMOS晶体管72的漏极。

在耦接第二控制开关68的路径上，第四PMOS晶体管70，第五PMOS晶体管72以及第六NMOS晶体管76组成一电流镜电路与第二电流镜电路44相同。并且第六NMOS晶体管76与第三NMOS晶体管56亦形成一组电流镜。

此外，第一反向器78的输入端连接第六NMOS晶体管76的漏极，其输出连接至锁存器A34，锁存器A34接受扫描信号SCAN控制。第二反向器80的输入端连接第六PMOS晶体管74的漏极，其输出连接至锁存器B36，锁存器B36接受反向的扫描信号SCAN控制。

接下来说明图3所示电路的工作原理。

自参考偏压电路30输出第一参考电压V_T与第二参考电压Vg，分别经第六PMOS晶体管74与第六NMOS晶体管76产生第一参考电流Ir1与第二参考电流Ir2。扫描电路32连接到接脚60，用以检测接脚60的连接状态(例如挂着一到GND的电阻Rext(即下拉状态)、挂着一到VDD的电阻Rext(即上拉状态)或者挂着一到GND的电阻Rext′(浮置状态)，其中Rext′＞＞Rext)，其藉由第一控制开关62与第二控制开关68的切换，分别引出第一检测状态电流Im1与第二检测状态电流Im2，然后与第一参考电流Ir1和第二参考电流Ir2比较后，经反向器78与80，分别产生一第一电压Vm1与一第二电压Vm2。

第一锁存器34接受第一电压Vm1，产生第一输出信号(Latch B)。第二锁存器36接受第二电压Vm2，产生一第二输出信号(Latch A)。

当接脚60连接一接地的固定电阻Rext(例如为680K)，SCAN＝L时，外挂电阻Rext其线路的接法与预设接地电阻(Rrefgnd)42的线路接法相同。亦即，当Rext＝Rrefgnd时，不论VDD的电压值为多少，经电流镜镜射后的电流必然相同(忽略通道长度调变(Channel length modulation))，因此若Rext＜Rrefgnd(例如我们将Rrefgnd设定为1M，而Rext固定为680K)时，Irext(在电流镜作用下亦为Im2)＞Irefgnd(在电流镜作用下亦为Ir2)，A点为高态，经过第一反向器78在锁存器A的输出为低态。而当Rext＞Rrefgnd(例如浮置情况下，Rext远大于1M，而Rrefgnd为1M)，Irext(在电流镜作用下亦为Im2)＜Irefgnd(在电流镜作用下亦为Ir2)，A点为低态，经过第一反向器78在锁存器A的输出为高态。这样的结果已改善原先公知结构下在表中可能出现的问题。

为进一步降低预设电源电阻38与预设接地电阻42阻值，我们可以调整如第一NMOS晶体管46与第二NMOS晶体管48的M1与M2(Aspect Ratio)之间的比值(固定比例)，例如使10M2＝M1，则可让预设电源电阻38由原先1M降低到100K。相同的做法亦可适用于预设接地电阻42，这种作法可以减少电阻在芯片所占的面积。

在图4中显示图3所示电路其接脚外挂电阻到VDD的模拟结果，其中电阻值由400K～1.2K，当电阻值小于1M时，线路可判断出有一外挂电阻，而当电阻值大于1M时，线路即判断为浮置状态。

在图5显示图3所示电路其接脚外挂电阻到GND的模拟结果，我们可以看出不同的工作电压下只有4％的误差，意即线路对于外挂电阻与预设电阻的解析度为4％，另一方面由于内建电阻也有大约20％的飘移量，所以解析度约为25％。

接着，在图6中绘示本发明的另一种集成电路的接脚连接状态检测电路的应用，其中包括一参考偏压电路100、多个扫描电路(例如SCAN1、SCAN2)分别对应多个第一锁存器(例如锁存器A1、锁存器A2)以及多个第二锁存器(例如锁存器B1、锁存器B2)。其中多个扫描电路(例如SCAN1、SCAN2)共用参考偏压电路100，可以进行多个接脚状况的检测。

接着，在图7中绘示本发明的扩充电路及对应的时序图。假设Rref的值可以精确的控制，再加上线路的解析度可以到4％，因此我们可以设计出4bit的ADC来分辨16个状态(6.25K、125K、187.5K、250K、312.5K、375K、437.5K、500K、562.5K、625K、687.5K、750K、812.5K、875K、937.5K以及1M)，如图中将原先图3中第六PMOS晶体管74改成十六个PMOS晶体管与十六个控制开关A0～A15，加上在反向器(R0～R15)与锁存器(latch0～latch15)部分作对应的电路修正，再加上控制开关(A0～A15)的配合，此外再加上对VDD或对GND的区别则可设计分辨32个状态。基于可以分辨多种状态，藉由反覆区间的检测，本发明还具有可以检测出外挂电阻大略值的特点。

本领域的技术人员应当能从上述的说明及附图中，比较出图3及图1在扫描电路32中的部分结构是相近的，因此本发明的实现可与公用的制作过程相容。

另一方面，本发明的技术原理是利用加入一参考偏压电路，在此参考偏压电路中，预设电源电阻或者预设接地电阻的线路接法与连接外挂电阻的接脚所连接的线路相同。再将二者引出的输出信号(电压或者电流)进行比较，进而决定接脚的连接状态。

因此，本发明的主要精神可以被简化成图8所示的结构。其中接脚60连接至偏压电路A′的线路结构与预设电源电阻连接偏压电路A及预设接地电阻连接偏压电路A的线路结构相同。然后再将偏压电路A及偏压电路A′的输出信号(电流或电压)送到比较器B进行比较，比较后的结果送给锁存器C。根据锁存器C输出的结果，即可判断出接脚60外挂电阻的状态。

在特定的实施例中，若应用上接脚连接至VDD与GND的外挂电阻相同，则可以只使用一预设电阻取代图8所示的预设电源电阻与预设接地电阻，在VDD与GND之间切换。

比较图8所示结构及图3所示电路当可了解，图8中的偏压电路A可能包括两个部分，这两个部分分别耦接预设电源电阻与预设接地电阻，与偏压电路A′相对应，当然，偏压电路A′中也可能也包括两个部分与偏压电路A相对应。

因此，本领域的技术应当能了解，图8中所欲阐明的特点在于当接脚连接偏压电路A′是与预设电源电阻连接偏压电路A作比较时，接脚所连接的线路结构与预设电源电阻所连接的线路结构相同。而当接脚连接偏压电路A′是与预设接地电阻连接偏压电路A作比较时，接脚所连接的线路结构与预设电源电阻所连接的线路结构相同。若使用的线路结构的实际电路完全相同，则可以考虑共用。

本发明的集成电路的接脚连接状态检测电路藉由加入预设电阻连接对应的线路结构，可以改善公知技术产生误判的情形，正确的检测接脚的连接状态，决定集成电路所使用的状态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当以权利要求范围所界定的为准。

Claims

1.一种检测电路，用以判断集成电路的接脚的连接状态，所述检测电路包括：一第一偏压电路；一预设电阻，所述预设电阻一端连接所述第一偏压电路，另一端供连接电源或者接地；一第二偏压电路，耦接所述接脚，所述第二偏压电路的电路结构与所述第一偏压电路相对应；一比较器，比较所述第一偏压电路与所述第二偏压电路的输出；以及一锁存器，接受所述比较器的输出。

2.如权利要求1所述的检测电路，其中所述第一偏压电路包括一晶体管。

3.如权利要求1或2所述的检测电路，其中还包括电流镜电路，以将所述第一偏压电路与所述第二偏压电路的输出引至所述比较器。

4.一种检测电路，用以判断集成电路的接脚的连接状态，所述检测电路包括：

一第一偏压电路；

一预设电源电阻，所述预设电源电阻一端连接电源，另一端供连接所述第一偏压电路；

一预设接地电阻，所述预设接地电阻一端接地，另一端供连接所述第一偏压电路；

一第二偏压电路，耦接所述接脚，所述第二偏压电路的电路结构与所述第一偏压电路相对应；

一比较器，用以比较所述第一偏压电路与所述第二偏压电路的输出；以及

一锁存器，接受所述比较器的输出。

5.如权利要求4所述的检测电路，其中所述第一偏压电路包括一晶体管。

6.如权利要求4或5所述的检测电路，其中还包括电流镜电路，以将所述第一偏压电路与所述第二偏压电路的输出引至所述比较器。

7.一种检测电路，用以判断集成电路的接脚的连接状态，所述检测电路包括：

第一预设路径；

第二预设路径；

一预设电源电阻，耦接于电源与所述第一预设路径之间；

一预设接地电阻，耦接于地端与所述第二预设路径之间；

第一检测路径与第二检测路径耦接所述接脚，所述第一接脚检测路径对应所述第一预设路径，所述第二接脚检测路径对应所述第二预设路径；

一比较器，比较自所述第一预设路径与所述第一检测路径引出的信号，以及比较自所述第二预设路径与所述第二检测路径引出的信号；以及

一锁存器，接受所述比较器的输出。

8.如权利要求7所述的检测电路，其中还包括电流镜将所述第一预设路径的信号引出。

9.如权利要求7所述的检测电路，其中还包括电流镜将所述第二预设路径的信号引出。

10.如权利要求7所述的检测电路，其中还包括电流镜将所述第一检测路径的信号引出。

11.如权利要求7所述的检测电路，其中还包括电流镜将所述第二检测路径的信号引出。

12.如权利要求7所述的检测电路，其中所述第一预设路径包括一晶体管。

13.如权利要求7所述的检测电路，其中所述第二预设路径包括一晶体管。

14.一种检测电路，用以判断集成电路的接脚的连接状态，所述检测电路包括：

一第一电流镜组合；

一预设电源电阻，耦接于所述第一电流镜组合与电源之间；

一第二电流镜组合；

一预设接地电阻，耦接于地端与所述第二电流镜组合之间；

一第三电流镜组合与第四电流镜组合，分别耦接所述接脚，所述接脚连接所述第三电流镜组合的结构与所述预设电源电阻耦接所述第一电流镜组合的结构相同，所述接脚连接所述第四电流镜组合的结构与所述预设接地电阻连接所述第二电流镜组合的结构相同；

一比较器，比较自所述第一电流镜组合与所述第三电流镜组合引出的信号，以及比较自所述第二电流镜组合与所述第四电流镜组合引出的信号；以及

一锁存器，接受所述比较器的输出。