CN1405884A - 转接通道 - Google Patents

Abstract

一种转接通道，用于半导体晶片上，该半导体晶片表面上包含有一基底，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上；该转接通道包含有一浅坑设于该介电层内，一转接通道洞设于该浅坑下方，并穿过该介电层而通达至该导电区域表面，一氮化硅衬层设于该转接通道洞的侧壁表面，以及一导电层填满于该浅坑以及该转接通道洞中；其中，该浅坑的开口面积大于该转接通道洞的开口面积；本发明通过浅坑来扩张上方的洞口面积，以提高后续制程中对准的准确度；此一扩张的开口并还可防止周围的介电层受到后续蚀刻制程的侵蚀，因而避免介电层产生过度侵蚀的现象，进而保护MOS晶体管结构，提升元件的可靠度。

Description

转接通道

技术领域

本发明涉及半导体技术，尤其是一种设于半导体晶片上的转接通道。

背景技术

动态随机存储器(dynamic random access memory，DRAM)的存储单元(memory cell)主要是由一金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管以及一电容器所构成。而随着半导体元件尺寸设计的缩小，为了顺利地将电容器电连接于MOS晶体管，且又不影响MOS晶体管的效能，现今的半导体制程便利用一电极接触(node contact)以及一转接通道(landing via)来当作电容器与MOS晶体管的电连接通道。

请参考图1，图1为习知转接通道24的剖面示意图。如图1所示，半导体晶片10包含有一由单晶硅所构成的基底12，一MOS晶体管22设于基底12上，以及一由二氧化硅所构成的介电层20设于基底12之上并覆盖整个MOS晶体管22，以将晶体管22与其他元件隔离，避免发生短路。转接通道24包含有一插塞洞(plug hole)26贯穿介电层20直至基底12表面，以及一导电层28设于插塞洞26中并与基底12表面相接触。其中，导电层28是由一已掺杂多晶硅(doped poly-silicon)所构成，用来做为一多晶硅插塞(poly plug)。

请参考图2及图3，图2及图3为图1转接通道2 4的制作方法的剖面示意图。习知转接通道24的制作方法首先进行一黄光(lithography)制程，在半导体晶片10上形成一光阻层23，其上设有一孔洞25以定义插塞洞26的位置与大小。然后进行一非等向性(anisotropic)蚀刻制程，将介电层20沿孔洞25垂直向下蚀刻以形成插塞洞26，如图2所示。在完全去除光阻层23之后，以一薄膜沉积制程(thin film deposition)于半导体晶片10的表面上沉积一已掺杂多晶硅层27，且已掺杂多晶硅层27完全填满插塞洞26，如图3所示。最后进行一如化学机械研磨(CMP)的平整化制程，以将覆盖于介电层20表面的多晶硅层28去除，只留下插塞洞26内的多晶硅层27作为导电层28，即完成图1所示的转接通道24的制作。

由于转接通道24的插塞洞26大小受限于晶体管22的尺寸。因此当晶体管22的尺寸设计越来越小时，插塞洞26的尺寸也必须越来越小，进而使得在后续的黄光制程中，不容易将插塞洞26图案(pattern)对准晶体管2 2的漏极、源极、栅极或其他元件以形成一良好的电连接，因而大幅降低半导体制程的对准容忍度(alignment tolerance)。

此外，为了避免过大的高宽比(aspect ratio)所造成的蚀刻或沉积的问题，电容到晶体管22的漏极/源极的电连接制程，大多利用电极接触(node contact)加上一转接垫(landing pad)或转接通道24来完成。请参考图4，图4为一电极接触洞32形成于一转接通道24上方的介电层29中的示意图。如上所述，为了将电极接触(未显示)电连接至转接通道24，习知技术先蚀刻位于转接通道24开口上方的部份介电层29，以于介电层29中形成一电极接触洞32。由于在介电层29的蚀刻制程中，经由调整蚀刻选择比，以使得二氧化硅的蚀刻速率较多晶硅的蚀刻速率高，因此当蚀刻介电层29以形成一电极接触洞32时，转接通道24上方的部份，亦即由多晶硅构成的导电层28表面便会成为蚀刻终点，以阻止继续向下进行蚀刻。

然而，由于介电层20与介电层29皆由二氧化硅所构成，因此在蚀刻到达介电层29的底部时，便可能会因为微影错位(misalignment)而继续向下蚀刻介电层20。因此，位于在插塞洞26上端开口处周围的介电层20就会容易发生过度蚀刻(over etching)的现象，进而破坏转接通道24顶端的结构，导致漏电流，甚至造成导电层28或后续制作的元件与MOS晶体管22发生短路以及破坏MOS晶体管22结构的现象，严重影响整个制程的良率。

发明内容

本发明的主要目的在于提供一种具有浅坑、并可防止错位蚀刻(misalignment etching)的转接通道，以改善与接触电极间的对准能力。

本发明提供一种用于半导体晶片上的转接通道(landing via)。该半导体晶片表面上包含有一基底(substrate)，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上。该转接通道包含有一浅坑(recess)设于该介电层内，一转接通道洞(landing via hole)设于该浅坑下方，并穿过该介电层而通达至该导电区域表面，一氮化硅(siliconnitride，SiN)衬(liner)层设于该转接通道洞的侧壁表面，以及一导电层填满于该浅坑以及该转接通道洞中。其中，该浅坑的开口面积大于该转接通道洞的开口面积。

本发明的转接通道可通过浅坑来扩张上方的洞口面积，以提高后续制程中对准(aligned)的准确度。此外，此一扩张的开口并可防止周围的介电层受到后续蚀刻制程的侵蚀，因而避免介电层产生过度侵蚀的现象，进而保护MOS晶体管结构，提升元件的可靠度。

附图说明

图1为习知转接通道构造示意图；

图2至图4为习知转接通道制作方法示意图；

图5为本发明的转通道构造示意图；

图6至图8为本发明的转接通道制作方法示意图。

图示的符号说明

10  半导体晶片          12  基底

20  介电层              22  MOS晶体管

23  光阻层              25  孔洞

24  转接通道            26  插塞洞

27  多晶硅层            28  导电层

29  介电层              50  半导体晶片

52  基底                60  介电层

62  MOS晶体管           63  光阻层

64  转接通道            65  孔洞

66  浅坑                67  转接通道洞

68  导电层              72  衬层

74  插塞洞

具体实施方式

请参考图5，图5为本发明的转接通道64的构造示意图。半导体晶片50包含有一由单晶硅所构成的基底52、一MOS晶体管62以及由二氧化硅所构成的一介电层60设于基底52之上并覆盖整个MOS晶体管62，以将MOS晶体管62与其他元件隔离，避免发生短路。转接通道64位于介电层60中，并贯穿介电层60直至基底52表面的导电区域(未显示)，该导电区域包含有一金属导线，或为一金属氧化半导体晶体管的一源极或漏极。其中，本发明的转接转接通道64可分成两个部分，在转接通道64之上端有一开口扩张的浅坑66，其余则为一垂直的转接通道洞位于转接通道64的下半段部分，此外另有一保护层72位于此垂直通道的侧壁部分。

请参考图6至图8，图6至图8为本发明的转接通道64制作方法示意图。请参考图6，首先进行一传统的黄光制程，于半导体晶片50上形成一图案化的光阻层63，其上有一孔洞65，用以定义转接通道64的位置与大小。接着以光阻层63作为罩幕，进行一两阶段式的同时(in-situ)蚀刻制程。第一阶段的蚀刻制程较接近一等向性蚀刻，会将孔洞65下方的介电层60蚀刻出一开口较大的浅坑66，该浅坑一具有倾斜侧壁的结构；而第二阶段的蚀刻则较接近一非等向性蚀刻，会依光阻层63所定义的位置，向下形成一个通达基底52表面的转接通道洞67。

请参考图7，在完成上述的蚀刻制程后，移除此光阻层63。接着于此半导体晶片50表面形成一衬层(liner)，之后再进行一非等向性的干蚀刻制程，移除部分的衬层(liner)，以于环绕转接通道洞67的侧壁表面形成一侧壁子(spacer)，当作保护层72。其中，该保护层可由一氮化硅(silicon nitride)、氮氧化硅(silicon-oxy-nitride)或一利用热氧化法(thermal oxidation)成长的硅氧层所构成。该转接通道洞67的开口面积小于该浅坑66的开口面积，且该保护层72由该浅坑与该转接通道洞的交界处沿该转接通道洞的侧壁表面延伸至该介电层与该导电区域的交界处，用来保护邻接于该转接通道洞的该介电层60不被蚀刻。

在完成此一保护层72的构造后，接着进行一湿蚀刻制程将转接通道64上方(浅坑66)的开口扩大。由于下方的转接通道洞67受到保护层72所环绕，故不会受到此湿蚀刻制程的影响。在本发明的最佳实施例中，浅坑66上方的开口宽度约为0.25至0.30μm，较佳为0.25至0.27μm，而浅坑部分深度约1500至2500angstrom，下方垂直通道部分宽度约为0.2至0.25μm，较佳为0.22至0.24μm，长度为4000至5000angstrom。

请参考图8，最后于浅坑66以及转接通道洞67中填入一如多晶硅或已掺杂的多晶硅等的导电材料，形成一导电层68，完成转接通道64制程。之后便再以化学气相沉积制程(chemical vapor deposition，CVD)形成一绝缘层69于半导体晶片50的表面，其中绝缘层69可由习知介电材料所构成，例如二氧化硅层于半导体晶片50的表面，并以一习知黄光、蚀刻制程，于绝缘层69中形成另一插塞洞74，贯穿绝缘层69并通达导电层68，用来形成一电极接触洞(node contact hole)。其中填满于该浅坑的该导电层68是用来防止一进行于该绝缘层的错位蚀刻，以避免该错位蚀刻侵蚀该转接通道顶部周围的该介电层。

本发明的转接通道64的特点在于先通过使用同一光罩的两阶段式in-situ蚀刻制程，以同时形成浅坑66以及转接通道洞67构造，然后再利用保护层72来屏障转接通道洞67处的介电层60，以进一步地对浅坑66蚀刻，增大其开口面积，因此可增加在后续制程中的对准容忍度，避免后续光阻图案与准转接通道64发生偏移。此外，此一开口扩张的浅坑66，亦可避免周围的介电层60受到后续蚀刻制程的影响，进而增加此转接通道60对过度蚀刻的容忍度。因此本发明的转接通道64不但可以提高后续制程中对准的精准度，并能增加对过度蚀的抵抗能力，进而提高半导体制程的良率。

相较于习知技术，本发明的转接通道64可通过上端的浅坑构造66来增加开口面积，因此在后续的黄光制程中，可有效提升后续制程中对准的容忍度(alignment tolerance)以及过度蚀刻(over etching)的容忍度。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所作的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (12)

1.一种设于一半导体晶片上的转接通道，该半导体晶片表面上包含有一基底，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上，其特征是：该转接通道包含有：

一浅坑设于该介电层内；

一转接通道洞设于该浅坑下方，穿过该介电层并通达该导电区域表面，且该转接通道洞的开口面积小于该浅坑的开口面积；

一氮化硅衬层设于该转接通道洞的侧壁表面；以及

一导电层填满于该浅坑以及该转接通道洞中。

2.如权利要求1所述的转接通道，其特征是：该浅坑为一具有倾斜侧壁的结构。

3.如权利要求1所述的转接通道，其特征是：该介电层由二氧化硅所构成。

4.如权利要求1所述的转接通道，其特征是：该氮化硅衬层由该浅坑与该转接通道洞的交界处沿该转接通道洞的侧壁表面延伸至该介电层与该导电区域的交界处，用来保护邻接于该转接通道洞的该介电层不被蚀刻。

5.如权利要求1所述的转接通道，其特征是：该导电区域包含有一金属导线，或为一金属氧化半导体晶体管的一源极或漏极。

6.一种可防止错位蚀刻的转接通道，该转接通道设于一半导体晶片上，该半导体晶片表面上包含有一基底，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上，其特征是：该转接通道包含有：

一浅坑设于该介电层内；

一转接通道洞设于该浅坑下方，穿过该介电层并通达该导电区域表面；

一保护层设于该转接通道洞的侧壁表面；

一导电层填满于该浅坑以及该转接通道洞中；以及

一绝缘层覆盖于该介电层以及该导电层之上；

其中填满于该浅坑的该导电层用来防止一进行于该绝缘层的错位蚀刻，以避免该错位蚀刻侵蚀该转接通道顶部周围的该介电层。

7.如权利要求6所述的转接通道，其特征是：该浅坑为一具有倾斜侧壁的结构。

8.如权利要求6所述的转接通道，其特征是：该保护层包含有一氮化硅、氮氧化硅或一利用热氧化法成长的硅氧层所构成。

9.如权利要求6所述的转接通道，其特征是：该介电层由化学气相沉积法沉积的二氧化硅所构成。

10.如权利要求6所述的转接通道，其特征是：该转接通道洞的开口面积小于该浅坑的开口面积，且该保护层由该浅坑与该转接通道洞的交界处沿该转接通道洞的侧壁表面延伸至该介电层与该导电区域的交界处，用来保护邻接于该转接通道洞的该介电层不被蚀刻。

11.如权利要求6所述的转接通道，其特征是：该导电区域包含有一金属导线，或为一金属氧化半导体晶体管的一源极或漏极。

12.如权利要求6所述的转接通道，其特征是：该错位蚀刻用来于该绝缘层中形成一通达至该转接通道顶面的电极接触洞。

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