CN1400661A - 具有平衡结构的构装集成电路 - Google Patents
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Abstract
本发明涉及一种具有平衡结构的构装集成电路，首先视连接于基板上的芯片的数量、位置、重量与所引起的热应力分布情形，而在黏结散热片制程或是构装灌胶模混合物制程之前，在基板上安装多个平衡模块，以平衡构装集成电路上的应力分布情形，并减少构装集成电路内的热应力效应，以避免构装集成电路发生翘曲的缺陷。
Description
技术领域
本发明涉及一种构装集成电路，特别是一种安装平衡结构的构装集成电路。
背景技术
集成电路一般需要架构于构装材料之内，例如传统的四边扁平构装(Quad Flat Package，QFP)。平坦的构装结构包含一引脚架，在引脚架上有许多接触于集成电路芯片的引线。芯片被构装在一有机械支撑及与电路绝缘的坚固塑料内，而引线主要是焊接在印刷电路板上。
在过去，集成电路厂商所发展出来的集成电路构装技术，已企图满足微小化的要求。对于微小化的集成电路改良方法，是使其能够在硅底材上结合包含电路、芯片等数以百万计的晶体管电路组件。这些改良的方法导致在有限的空间中构装电路组件的方法更受到重视。
集成电路由一硅晶圆经过复杂的蚀刻、掺杂、沉积及切割等技术，在集成电路设备中制造出来。一硅晶圆至少包含一集成电路芯片，每一芯片代表一单独的集成电路。最后，此芯片可由包围在芯片四周的塑料模具构装起来，且有多样化的针脚露出和互相连接的设计。例如：提供一相当平坦构装的M型双列直插式构装体(M Dual-In-Line-Package；M-Dip)，其有两列平行的引脚从底部穿通孔中延伸出来，接触并固定于在下面的集成电路板上。容许较高密度集成电路的印刷电路板为单列式构装体(Single-In-Line-Package；SIP)和小外型接脚构装(Small OutlineJ-leaded；SOJ)，其为采用模型的构装。
依照构装中组合的集成电路芯片数目，构装集成电路的种类大致可分为单芯片构装(Single Chip Package；SCP)与多芯片构装(MultichipPackage；MCP)两大类，多芯片构装也包括多芯片模块构装(MultichipModule；MCM)。若依照组件与电路板的接合方式，构装集成电路可区分为引脚插入型(Pin-Through-Hole；PTH)与表面黏着型(Surface MountTechnology；SMT)两大类。引脚插入型组件的引脚为细针状或是薄板状金属，以供插入脚座(Socket)或电路板的导孔中进行焊接固定。而表面黏着型的组件则先黏贴于电路板上后再以焊接的方式固定。目前所采用的较先进的构装技术为芯片直接黏结(Direct Chip Attach；DCA)构装，以降低构装集成电路的体积的大小，并增加构装集成电路内部的电路的积集度。芯片直接黏结的技术为直接将集成电路的芯片固定至基板上，再进行电路的连结。
当集成电路的体积越来越小时，在集成电路上的机械应力分布现象以及热应力分布的现象就更为重要，以避免集成电路在运作之后，因为应力分布的不平均以及热效应集中的现象而使基板发生翘曲的缺陷。在传统的技术中，由于集成电路的基板上通常只连结一未构装的芯片，因此通常可将此单一芯片的位置设计于基板的正中央，并使芯片与基板的重量达成一平衡的状态，以使在包含芯片的基板上的应力分布得以平衡。当基板上的芯片经过一构装制程而形成集成电路之后，此集成电路在运作的过程中将不会应力分布不均匀的缺陷而发生翘曲的缺陷。由于在传统技术中在基板上通常只采用单一的芯片，因此在构装制程结束后，热应力的效应仍不会在基板上产生热应力集中的现象，而使集成电路在运作的过程中发生翘曲的缺陷。
目前为了要提高构装集成电路的效能并缩小构装集成电路的体积，通常在基板上布植多个未构装的芯片，以使构装集成电路能同时接收或发送多个信号，其中此些未构装芯片的材质、体积及重量，均随着芯片本身所欲达成的功能的不同而不同。由于在基板上布植多个体积与重量皆不相同的芯片，因此在设计电路的过程中，往往只为了提高集成电路的效能而无法顾虑到基板上应力分布的情形以及热应力效应。当基板上的芯片经过一构装制程而形成构装集成电路后，此构装集成电路在运作的过程中，因热的产生与部分集中，将容易因为基板上的应力分布不均匀而发生翘曲的缺陷。此翘曲的缺陷不但会影响构装集成电路运作的效能，并会使基板上的芯片发生剥离或是龟裂的现象而降低构装集成电路的品质。由于传统的构装在设计电路的过程中，并没有考虑到构装集成电路在运作后的热应力分布情况且基板上的芯片在构装集成电路的过程中均会发出较高的热量，因此构装集成电路在运作的过程中，将会因为热应力分布的不平衡而导致热应力集中的现象，造成构装集成电路产生翘曲的缺陷，并使基板上的芯片发生剥离或是龟裂的现象而降低构装集成电路的品质。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提供一种安装于构装集成电路内的平衡结构，利用在基板上所排列的平衡模块以降低构装集成电路发生翘曲的程度。
本发明利用在基板上所排列的平衡模块以平衡构装集成电路的基板上的应力分布情形，并避免产生热应力集中的缺陷，缩小构装集成电路的体积，以提高构装集成电路的稳定度与良率。
根据以上所述的目的，本发明提供了一种具有平衡结构的构装集成电路，该构装集成电路包含：一基板；多个芯片，黏结至该基板上；多个平衡模块，黏结于该基板上，用以平衡该基板上的机械应力与热应力以避免翘曲缺陷的产生；及一灌胶模混合物，形成于该基板、该多个芯片、与该多个平衡模块上，用以保护该多个芯片。
所述的芯片为堆叠式芯片。
所述的平衡模块的材质选自铝、铜与上述两种金属的合金之一。
所述的灌胶模混合物上更包含一散热片。
本发明还提供一种具有平衡结构的构装集成电路，该构装集成电路包含：一基板；多个芯片，由多个焊接凸块黏结至该基板上；及多个平衡模块，黏结于该基板上，用以平衡该基板上的一应力以避免热应力缺陷的产生。
所述的基板与该多个芯片的接合处采用覆晶填充构装方式固定。
所述的基板、该多个芯片、与该多个平衡模块上更包含一灌胶模混合物以保护该多个芯片。
本发明另提供一种具有平衡结构的构装集成电路，该构装集成电路包含：一基板，划分为一第一区域、一第二区域与一第三区域；一第一芯片，位于该第一区域内；一第二芯片，位于该第二区域内；一平衡模块，位于该第三区域内，用以平衡该基板上的机械应力与热应力，避免一翘曲缺陷的产生；一灌胶模混合物，位于该基板、该第一芯片、该第二芯片与该平衡模块上，用以保护该第一芯片与该第二芯片。
所述的芯片为堆叠式芯片。
本发明再提供一种具有平衡结构的构装集成电路，该构装集成电路包含：一基板，划分为一第一区域、一第二区域、一第三区域与一第四区域；一第一芯片，位于该第一区域内；一第二芯片，位于该第二区域内；一第一平衡模块，位于该第三区域内，用以平衡该基板的机械应力与热应力，避免翘曲缺陷的产生；一第二平衡模块，位于该第四区域内，用以平衡该基板上的机械应力与热应力，避免翘曲缺陷的产生；及一灌胶模混合物，位于该基板、该第一芯片、该第二芯片、该第一平衡模块与该第二平衡模块上，用以保护该第一芯片与该第二芯片。
本发明提供了一种安装于构装集成电路内的平衡结构，利用在基板上所排列的平衡模块以降低构装集成电路发生翘曲的程度。本发明首先视连接于基板上的芯片的数量、位置、重量与热应力分布情形，而在黏结散热片制程或是构装灌胶模混合物制程的前，在基板上安装多个平衡模块，以平衡构装集成电路上的应力分布情形并平衡构装集成电路内的热应力效应，以避免构装集成电路发生翘曲的缺陷。所使用的平衡模块的数量、位置、重量与材质，均随着基板上的芯片的数量、位置、重量与热应力分布情形的不同而改变。
附图说明
图1与图2为集成电路在进行构装灌胶模混合物的程序前的示意图；
图3与图4为在基板上连接多个平衡模块并经过构装灌胶模混合物的程序的集成电路示意图；
图5为集成电路进行构装覆晶填充物后的示意图；
图6为在基板上连接多个平衡模块并在芯片与平衡模块上黏结一散热片的示意图；
图7为芯片与平衡模块黏结于基板上的示意图；
图8为芯片与平衡模块黏结于基板上的另一示意图；
图9为本实施例中所采用的基板与芯片的资料；
图10为在各组试验中所采用的平衡模块的材料与体积的示意图；
图11为各组试验的结果统计表；
图12为第一组、第二组、第三组、第四组与第七组试验的构装翘曲结果比较图；
图13为第一组、第二组、第三组、第四组与第七组试验的芯片最大主应力结果比较图；
图14为第四组、第七组、第五组、第八组、第六组与第九组试验的构装翘曲结果比较图；
图15为第四组、第七组、第五组、第八组、第六组与第九组试验的芯片最大主应力结果比较图；
图16为第五组与第八组、第十组与第十二组以及第十四组与第十六组试验的构装翘曲结果比较图；
图17为第五组与第八组、第十组与第十二组以及第十四组与第十六组试验的芯片最大主应力结果比较图；
图18为第六组与第九组、第十一组与第十三组以及第十五组与第十七组试验的构装翘曲结果比较图；
图19为第六组与第九组、第十一组与第十三组以及第十五组与第十七组试验的芯片最大主应力结果比较图；
图20为第十组、第十二组与第十八组以及第十一组、第十三组与第十九组试验的构装翘曲结果比较图；
图21为第十组、第十二组与第十八组以及第十一组、第十三组与第十九组试验的芯片最大主应力结果比较图。
图中符号说明
100 102芯片 110焊接凸块
120基板 130平衡模块
135灌胶模混合物 140散热片
150、152黏结层 154金属导线
200基板 210第一区块
220第二区块 230第三区块
240第四区块 300平衡模块
310第一芯片 320第二芯片
330第一平衡模块 340第二平衡模块
具体实施方式
下面结合附图和实施例详细说明本发明的具体实施方式。
本发明提供了一种安装于构装集成电路内的平衡结构，利用在基板上所排列的平衡模块以降低构装集成电路发生翘曲的程度。参照图1与图2所示，此为集成电路在进行构装灌胶模混合物的程序前的示意图。芯片100及102可由多个焊接凸块110连接至基板(参照图1所示)。芯片100及102也可由黏结层150及152黏结至基板120后，再经过打线接合(Wire Bonding)的制程使芯片100及102由多个金属导线154与基板120相互连接(参照图2所示)。参照图3与图4所示，此为在基板上连接多个平衡模块并经过构装灌胶模混合物的程序的集成电路示意图，其中灌胶模混合物上包含一散热片(HeatSink)。当芯片100及102连接至基板120上后，可视基板120上的芯片100及102的数量、位置、重量与芯片100及102运作后可能会产生的热应力分布情形，在基板上黏结多数个平衡模块130。
接下来将基板进行一构装制程以在基板120、芯片100及102与平衡模块130上构装一灌胶模混合物135以保护基板120上的芯片100及102，并可视产品的需求而在灌胶模混合物135上黏结一散热片140，以增加构装集成电路的散热效能。安装于基板上的多个平衡模块130的主要目的为平衡构装集成电路上的应力分布情形并平衡构装集成电路内的热应力效应，以避免构装集成电路在运作的过程中发生翘曲的缺陷。所使用的平衡模块的数量、位置、重量与材质，均随着基板上的芯片的数量、位置、重量与热应力分布情形的不同而改变。
参照图5所示，此为集成电路进行构装覆晶填充物(Underfill)后的示意图。参照图4所示，此为在基板上连接多个平衡模块并在芯片与平衡模块上黏结一散热片的示意图。当芯片100及102由多个焊接凸块110连接至基板120上后，可由一构装覆晶填充物104的制程构装芯片100及102。接下来可视基板120上的芯片100及102的数量、位置、重量与芯片100及102运作后可能会产生的热应力分布情形，在基板上黏结多个平衡模块130。最后可视产品的需求而在芯片100及102与平衡模块130上黏结一散热片140，以增加构装集成电路的散热效能。安装于基板上的多个平衡模块130的主要目的为平衡构装集成电路上的应力分布情形并平衡构装集成电路内的热应力效应，以避免构装集成电路在运作的过程中发生翘曲的缺陷。所使用的平衡模块的数量、位置、重量与材质，均随着基板上的芯片的数量、位置、重量与热应力分布情形的不同而改变。
参照图7所示，此为芯片与平衡模块黏结于基板上的一示意图。首先提供一基板200并在此基板200上划分为第一区块210、第二区块220与第三区块230。第一区块210内包含一第一芯片310。第二区块220内包含一第二芯片320。第三区块230内包含一平衡模块300。第一芯片310与第二芯片320可视产品的需求而采用一般单层的芯片或是一堆叠式芯片(Stack Die)用来处理一集成电路内的信号。第一区块加上第二区块的宽度等于第三区块的宽度。平衡模块300的厚度大于第一芯片310的厚度且大于第二芯片320的厚度。当芯片构装完成的后，在第三区块230内所安置的平衡模块300可平衡在第一芯片310与第二芯片320的重量在基板200上所产生的应力，并可平衡半导体组件在运作的过程中由第一芯片310与第二芯片320所引发的热应力，以避免基板200发生翘曲及应力集中的缺陷。
以下的叙述仅为本发明的另一详细的实施例，以证明本发明的结构确实可降低构装集成电路的翘曲的缺陷，并可平衡构装集成电路内的热应力效应。此详细实施例所获得的数据仅为经由一仿真试验的方式所获得的数据，而并非为真实试验所获得的实验数据。此一详细的实施例并不限制本发明的范围。
参照图8所示，此为芯片与平衡模块黏结于基板上的另一示意图。首先提供一基板200并在此基板200上划分为第一区块210、第二区块220、第三区块230与第四区块240。第一区块210内包含一第一芯片310。第二区块220内包含一第二芯片320。第三区块230内包含一第一平衡模块330。第四区块240内包含一第二平衡模块340。第一芯片310与第二芯片320可视产品的需求而采用一般单层的芯片或是一堆叠式芯片用来处理一集成电路内的信号。
参照图9所示，此为本实施例中所采用的基板与芯片的资料。本实施例中所采用的构装方视为模块塑封球型数组构装方式(Multi-ChipModule Plastic Ball Grid Array；MCM PBGA)。构装后的尺寸(PackageSize)约为37.5(第一轴向252)×37.5(第二轴向254)×1.86毫米(Millimeter)。所采用的基板为一四层基板，且基板的尺寸约为37.5(第一轴向252)×37.5(第二轴向254)×0.68毫米。第一芯片310的体积约为5.54(第一轴向252)×9.6(第二轴向254)×0.3毫米。第二芯片320的体积约为9.45(第一轴向252)×9.45(第二轴向254)×0.3毫米。当芯片黏结至基板上后，所采用的黏结层的厚度约为0.025毫米。所采用的灌胶模混合物的体积约为36.83(第一轴向252)×36.83(第二轴向254)×1.18毫米。第一轴向252与第二轴向254均呈现一相互垂直的状态。
参照图10所示，此为在各组试验中所采用的平衡模块的材料与体积的示意图。第一组试验中，并未采用任何平衡模块且所采用的芯片为一般的芯片。第二组试验中所采用的平衡模块的材料均为硅单芯片。平衡模块的体积均约为5.08(第一轴向)×5.08(第二轴向)×0.3毫米。第二组试验中所采用的芯片为一般的芯片。第三组试验中所采用的平衡模块的材料均为硅单芯片(Silicon)。平衡模块的体积均约为6.35(第一轴向)×6.35(第二轴向)×0.3毫米。第三组试验中所采用的芯片为一般的芯片。第四组试验中所采用的平衡模块的材料均为硅单芯片。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.3毫米。第四组试验中所采用的芯片为一般的芯片。第五组试验中所采用的平衡模块的材料均为铜(Copper)。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.3毫米。第五组试验中所采用的芯片为一般的芯片。第六组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.3毫米。第六组试验中所采用的芯片为一般的芯片。第七组试验中所采用的平衡模块的材料均为硅单芯片。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.73毫米。第七组试验中所采用的芯片为一般的芯片。第八组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.73毫米。第八组试验中所采用的芯片为一般的芯片。第九组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.73毫米。第九组试验中所采用的芯片为一般的芯片。第十组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.3毫米。第十组试验中所采用的芯片为一般的芯片。第十一组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.3毫米。第十一组试验中所采用的芯片为一般的芯片。第十二组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.73毫米。第十二组试验中所采用的芯片为一般的芯片。第十三组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.73毫米。第十三组试验中所采用的芯片为一般的芯片。第十四组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为10.16(第一轴向)×10.16(第二轴向)×0.3毫米。第十四组试验中所采用的芯片为一般的芯片。第十五组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为10.16(第一轴向)×10.16(第二轴向)×0.3毫米。第十五组试验中所采用的芯片为一般的芯片。第十六组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为10.16(第一轴向)×10.16(第二轴向)×0.73毫米。第十六组试验中所采用的芯片为一般的芯片。第十七组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为10.16(第一轴向)×10.16(第二轴向)×0.73毫米。第十七组试验中所采用的芯片为一般的芯片。第十八组试验中所采用的平衡模块的材料均为铜。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.88毫米。第十八组试验中所采用的芯片为堆叠式芯片。第十九组试验中所采用的平衡模块的材料均为铝。平衡模块的体积均约为8.89(第一轴向)×8.89(第二轴向)×0.88毫米。第十九组试验中所采用的芯片为堆叠式芯片。
参照图11所示，此为各组试验的结果统计表。第一组试验至第十九组试验为在基板上黏结不同材料以及不同体积的平衡模块后，针对翘曲的现象与最大的主应力(Principal Stress)进行测试。图11所列的数据即为针对各组进行试验后所得到的测试结果。参照图12所示，此为第一组、第二组、第三组、第四组与第七组试验的构装翘曲结果比较图。参照图13所示，此为第一组、第二组、第三组、第四组与第七组试验的最大芯片主应力结果比较图。图12与图13为采用同样材质但是不同体积的平衡模块黏结至基板上后，针对构装翘曲结果及芯片最大主应力结果与未使用平衡模块的基板进行比较，其中，平衡模块所采用的材质皆为硅单芯片。由图12中可知，当平衡模块采用的材质为硅单芯片时，构装翘曲的现象随着平衡模块的体积的增加而增加。由此可知当平衡模块的材质采用硅单芯片时，构装翘曲的现象不但无法改善，反而会随着平衡模块的体积的增加而增加翘曲的缺陷。由图13中可知，芯片本身的的最大主应力并未随着基板上所安装的平衡模块而变化。且平衡模块的体积变化，并不影响芯片本身的最大主应力结果。
参照图14所示，此为第四组、第七组、第五组、第八组、第六组与第九组试验的构装翘曲结果比较图。参照图12所示，此为第四组、第七组、第五组、第八组、第六组与第九组试验的芯片最大主应力结果比较图。图14与图15为采用不同材质与不同体积的平衡模块黏结至基板上后，针对构装翘曲结果及芯片最大主应力结果进行比较。由图14中可知，第八组及第九组试验条件所表现出来的构装翘曲现象最小，而第七组试验条件所表现出来的构装翘曲现象最大。第八组及第九组试验所表现出来的构装翘曲现象比未使用平衡模块时所表现出的翘曲现象较小。因此由图14中可得知，当采用一般芯片且平衡模块采用的材料为铝或是铜时，在构装制程结束后可降低基板上所发生的翘曲现象，其中，平衡模块的体积均约为7.62(第一轴向)×7.62(第二轴向)×0.73毫米。由图15中可知，芯片本身的的最大主应力并未随着基板上所安装的平衡模块的不同材质与不同体积而变化。
参照图16所示，此为第五组与第八组、第十组与第十二组以及第十四组与第十六组试验的构装翘曲结果比较图。参照图17所示，此为第五组与第八组、第十组与第十二组以及第十四组与第十六组试验的芯片最大主应力结果比较图。图16与图17为采用不同厚度的平衡模块黏结至基板上后，针对构装翘曲结果及芯片最大主应力结果进行比较。由图16中可知，当所采用的芯片为一般芯片且所采用的平衡模块为相同的材质时，平衡模块的厚度越大，则在构装制程后所发生的构装翘曲现象将会越小。由图16中更可得知当平衡模块采用铝或是铜作为其材质时，可降低构装后基板上的翘曲现象，其中当平衡模块采用铝时所产生的翘曲现象较平衡模块采用铜时所产生的翘曲现象小。由图17中可知，芯片的最大主应力并未随着基板上所安装的平衡模块的不同厚度而变化。
参照图18所示，此为第六组与第九组、第十一组与第十三组以及第十五组与第十七组试验的构装翘曲结果比较图。参照图19所示，此为第六组与第九组、第十一组与第十三组以及第十五组与第十七组试验的芯片最大主应力结果比较图。图18与图19为采用材质为铝的平衡模块黏结至基板上后，针对翘曲结果及最大主应力结果进行比较。由图18中可知，当所采用的芯片为一般芯片且所采用的平衡模块为铝时，平衡模块的厚度越大(大于芯片的厚度)，则在构装制程后所发生的翘曲现象将会越小。由图19中可知，芯片的最大主应力并未随着基板上所安装的平衡模块的不同厚度而变化。
参照图20所示，此为第十组、第十二组与第十八组以及第十一组、第十三组与第十九组试验的构装翘曲结果比较图。参照图21所示，此为第十组、第十二组与第十八组以及第十一组、第十三组与第十九组试验的芯片最大主应力结果比较图。图20与图21为采用材质为铝或是铜的平衡模块黏结至基板上后，针对构装翘曲结果及芯片的最大主应力结果进行比较。由图20中可知，当所采用的芯片为一般芯片且所采用的平衡模块为铜或是铝时，平衡模块的厚度越大(大于芯片的厚度)，则在构装制程后所发生的翘曲现象将会越小。若采用的芯片为堆叠式芯片时，更可降低翘曲的现象。当平衡模块采用铝为材质时，其所降低的翘曲现象较平衡模块采用铜时为佳。由图21中可知，当采用的芯片为堆叠式芯片时，芯片的最大主应力较采用一般芯片时为高。
根据本实施例中可得知，当所采用的芯片为一般的芯片、平衡模块采用的材质为铝或是铜或是这两种金属的合金、且平衡模块的厚度越厚(大于芯片的厚度)时，则可降低构装翘曲现象的发生，避免芯片发生龟裂或是剥落的缺陷。当芯片采用堆叠式芯片时，可充分降低构装翘曲现象的发生，但是较容易造成芯片的表面应力的上升。当平衡模块采用铝为材质时，其所降低的翘曲现象较平衡模块采用铜时为佳。
综上所述，本发明提供了一种安装于构装集成电路内的平衡结构，利用在基板上所排列的平衡模块以降低构装集成电路发生构装翘曲的程度。本发明首先视连接于基板上的芯片的数量、位置、重量与热应力分布情形，而在黏结散热片制程或是构装灌胶模混合物制程的前，在基板上安装多个平衡模块，以平衡构装芯片的应力分布情形并平衡构装集成电路内的热应力效应，以避免构装集成电路发生翘曲的缺陷。所使用的平衡模块的数量、位置、重量与材质，均随着基板上的芯片的数量、位置、重量与热应力分布情形的不同而改变。在本发明的一实施例中，基板上包含第一区块、第二区块与第三区块。第一区块内包含一第一芯片。第二区块内包含一第二芯片。第三区块内包含一平衡模块。第一芯片与第二芯片可视产品的需求而采用一般单层的芯片或是一堆叠式芯片用来处理一集成电路内的信号。第一区块加上第二区块的宽度等于第三区块的宽度。平衡模块的厚度大于第一芯片的厚度且大于第二芯片的厚度。由在第三区况内所安置的平衡模块可平衡在构装制程后第一芯片与第二芯片的重量在基板上所产生的应力，并可平衡半导体组件在运作的过程中由第一芯片与第二芯片所引发的热应力，以避免基板发生翘曲及应力集中的缺陷。在本发明的另一实施例中，将基板分为一第一区块、一第二区块、一第三区块与一第四区块。第一区块包含一第一芯片。第二区块包含一第二芯片。第三区块包含一第一平衡模块。第四区块包含一第二平衡模块。借助安装在构装集成电路内的不同形式的芯片及不同材质与不同体积的平衡模块以证明本发明的平衡模块确实可以降低构装集成电路的翘曲缺陷。由本实施例的各组试验中可得知，当所采用的芯片为一般的芯片、平衡模块采用的材质为铝或是铜、且平衡模块的厚度越厚时，则可降低翘曲现象的发生，避免芯片发生龟裂或是剥落的缺陷。当芯片采用堆叠式芯片时，可充分降低翘曲现象的发生，但是会造成表面应力的上升。当平衡模块采用铝为材质时，其所降低的翘曲现象较平衡模块采用铜时为佳。利用本发明在构装集成电路内的基板上布植多个平衡模块的结构也可平衡构装集成电路内的热应力分布情形且避免产生热应力集中的缺陷，更可顺利缩小构装集成电路的体积，且提高构装集成电路的优良率。
以上所述仅为本发明的较佳实施例，并非用以限定本发明的保护范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书的范围内。
Claims (10)
1.一种具有平衡结构的构装集成电路，其特征在于，该构装集成电路包含：
一基板；
多个芯片，黏结至该基板上；
多个平衡模块，黏结于该基板上，用以平衡该基板上的机械应力与热应力以避免翘曲缺陷的产生；及
一灌胶模混合物，形成于该基板、该多个芯片、与该多个平衡模块上，用以保护该多个芯片。
2.如权利要求1所述的构装集成电路，其特征在于，上述的芯片为堆叠式芯片。
3.如权利要求1所述的构装集成电路，其特征在于，上述的平衡模块的材质选自铝、铜与上述两种金属的合金之一。
4.如权利要求1所述的构装集成电路，其特征在于，上述的灌胶模混合物上更包含一散热片。
5.一种具有平衡结构的构装集成电路，其特征在于，该构装集成电路包含：
一基板；
多个芯片，由多个焊接凸块黏结至该基板上；及
多个平衡模块，黏结于该基板上，用以平衡该基板上的一应力以避免热应力缺陷的产生。
6.如权利要求5所述的构装集成电路，其特征在于，上述的基板与该多个芯片的接合处采用覆晶填充构装方式固定。
7.如权利要求5所述的构装集成电路，其特征在于，上述的基板、该多个芯片、与该多个平衡模块上更包含一灌胶模混合物以保护该多个芯片。
8.一种具有平衡结构的构装集成电路，其特征在于，该构装集成电路包含：
一基板，划分为一第一区域、一第二区域与一第三区域；
一第一芯片，位于该第一区域内；
一第二芯片，位于该第二区域内；
一平衡模块，位于该第三区域内，用以平衡该基板上的机械应力与热应力，避免一翘曲缺陷的产生；
一灌胶模混合物，位于该基板、该第一芯片、该第二芯片与该平衡模块上，用以保护该第一芯片与该第二芯片。
9.如权利要求8所述的构装集成电路，其特征在于，上述的芯片为堆叠式芯片。
10.一种具有平衡结构的构装集成电路，其特征在于，该构装集成电路包含：
一基板，划分为一第一区域、一第二区域、一第三区域与一第四区域；
一第一芯片，位于该第一区域内；
一第二芯片，位于该第二区域内；
一第一平衡模块，位于该第三区域内，用以平衡该基板的机械应力与热应力，避免翘曲缺陷的产生；
一第二平衡模块，位于该第四区域内，用以平衡该基板上的机械应力与热应力，避免翘曲缺陷的产生；及
一灌胶模混合物，位于该基板、该第一芯片、该第二芯片、该第一平衡模块与该第二平衡模块上，用以保护该第一芯片与该第二芯片。
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Cited By (4)
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| CN103117279A (zh) * | 2011-11-16 | 2013-05-22 | 台湾积体电路制造股份有限公司 | 形成芯片在晶圆的总成的方法 |
| US9613931B2 (en) | 2015-04-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) having dummy dies and methods of making the same |
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-
2002
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009121200A1 (zh) * | 2008-03-31 | 2009-10-08 | 巨擘科技股份有限公司 | 平衡多层基板应力的方法及多层基板 |
| CN103117279A (zh) * | 2011-11-16 | 2013-05-22 | 台湾积体电路制造股份有限公司 | 形成芯片在晶圆的总成的方法 |
| US9312149B2 (en) | 2011-11-16 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming chip-on-wafer assembly |
| CN103117279B (zh) * | 2011-11-16 | 2016-10-05 | 台湾积体电路制造股份有限公司 | 形成芯片在晶圆的总成的方法 |
| US9613931B2 (en) | 2015-04-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) having dummy dies and methods of making the same |
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